针对传统硬件描述语言(Verilog/VHDL)实现密码算法时代码复杂性高、开发周期长且调试困难等问题,本文提出了一种基于Chisel语言的轻量级分组密码算法LBlock的硬件实现方案。利用Chisel的高级硬件构建能力,通过模块化设计和有限状态机控...针对传统硬件描述语言(Verilog/VHDL)实现密码算法时代码复杂性高、开发周期长且调试困难等问题,本文提出了一种基于Chisel语言的轻量级分组密码算法LBlock的硬件实现方案。利用Chisel的高级硬件构建能力,通过模块化设计和有限状态机控制,高效地实现了密钥扩展、加密和解密核心模块。通过在Xilinx ISE Design Suite 14.7上综合后,结果表明,基于Chisel的LBlock算法实现方案在逻辑资源消耗和工作频率上均表现出优势。最高工作频率达到250.197MHz,加密吞吐率为485.815 Mbps,与传统的Verilog实现相比,本设计在显著降低代码量的同时,吞吐率提升了55.7%,为资源受限环境下的密码硬件实现提供了一种更敏捷、高效的设计思路。展开更多
文摘针对传统硬件描述语言(Verilog/VHDL)实现密码算法时代码复杂性高、开发周期长且调试困难等问题,本文提出了一种基于Chisel语言的轻量级分组密码算法LBlock的硬件实现方案。利用Chisel的高级硬件构建能力,通过模块化设计和有限状态机控制,高效地实现了密钥扩展、加密和解密核心模块。通过在Xilinx ISE Design Suite 14.7上综合后,结果表明,基于Chisel的LBlock算法实现方案在逻辑资源消耗和工作频率上均表现出优势。最高工作频率达到250.197MHz,加密吞吐率为485.815 Mbps,与传统的Verilog实现相比,本设计在显著降低代码量的同时,吞吐率提升了55.7%,为资源受限环境下的密码硬件实现提供了一种更敏捷、高效的设计思路。
