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基于System Verilog的可重用验证平台 被引量：8
1
作者 山蕊 蒋林 李涛 《电子技术应用》 北大核心 2013年第5期128-131,共4页
采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示... 采用System Verilog语言设计了一种具有层次化结构的可重用验证平台,该平台能够产生各种随机、定向、错误测试向量,并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行,并应用到包交换芯片的仿真验证中。仿真结果显示,新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值,使芯片的功能覆盖率达到100%。 展开更多
关键词 system verilog 验证 层次化 可重用
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System Verilog语言在数字系统设计中的应用 被引量：6
2
作者 闫沫 刘钊远 《微电子学与计算机》 CSCD 北大核心 2008年第6期127-131,136,共6页
使用Verilog进行数字系统设计时会出现对电路结构描述不够简洁、精确的问题.对IEEE的新标准Sys- temVerilog硬件描述语言进行了研究,通过比较两种语言的关键语法结构,分析了上述问题产生的原因和采用Sys- temVerilog语言的解决方法.最后... 使用Verilog进行数字系统设计时会出现对电路结构描述不够简洁、精确的问题.对IEEE的新标准Sys- temVerilog硬件描述语言进行了研究,通过比较两种语言的关键语法结构,分析了上述问题产生的原因和采用Sys- temVerilog语言的解决方法.最后,以HDB3编码电路设计为例,给出采用SystemVerilog语言进行设计、仿真和综合的结果. 展开更多
关键词 system verilog 系统芯片 电子系统级 HDB3编码
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基于System Verilog的接口模块化设计方法 被引量：2
3
作者 马英昌 高东博 《无线电通信技术》 2013年第5期51-54,共4页
System Verilog是对Verilog 2005加以扩展后形成的一种硬件描述语言,它在Verilog语言的基础上扩展了"接口"(interface)功能,使用"接口"功能可以简化大型复杂设计的建模和验证过程。针对大型系统设计中常见的重复端... System Verilog是对Verilog 2005加以扩展后形成的一种硬件描述语言,它在Verilog语言的基础上扩展了"接口"(interface)功能,使用"接口"功能可以简化大型复杂设计的建模和验证过程。针对大型系统设计中常见的重复端口声明所带来的冗余工作和失误,对"接口"在FPGA程序设计中的优缺点和使用方法进行分析,提出了一种硬件接口模块化设计的方法与思路;并以温湿度采集芯片SHT75为对象介绍了一个使用此方法设计的工程实例,程序运行平台为FPGA EP1C12Q240I7+ATmega128单片机。 展开更多
关键词 system verilog FPGA 外设接口 模块化设计
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基于System Verilog的随机测试用例设计
4
作者 张妙琳 刘磊 张军齐 《工业控制计算机》 2022年第3期16-18,共3页
对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于System Verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重... 对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于System Verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重用性。 展开更多
关键词 QuestaSim 随机测试 system verilog
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System Verilog与Verilog描述状态机(FSM)之比较 被引量：2
5
作者 杨厚一 徐东明 《西安邮电学院学报》 2008年第3期106-110,共5页
由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也... 由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL级有着广泛的应用。如何编写出高质量、易维护和可复用的RTL级代码,这既对硬件工程师提出了新的挑战,又对硬件描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的System Verilog来构建FSM的寄存器传输级(RTL)编码技术,并且将现存有效的RTL编码风格与新的增强的System Verilog编码风格进行比较,以显示System Verilog在构建FSM中的优势。 展开更多
关键词 system verilog verilog 状态机(FSM) 寄存器传输级(RTL) 编码风格(Coding Style)
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基于System Verilog的芯片模拟器设计与实现
6
作者 王远 陈孟东 +2 位作者 陈冬 刘杨 齐鹏 《电脑知识与技术》 2012年第3期1662-1664,1679,共4页
该文在对System Verilog与C语言的接口进行介绍的基础上，详细描述了两者之间数据共享的基本方法，然后通过对一款示例芯片基本功能的分析，设计了芯片模拟器的四个基本接口函数并对其实现进行了简要描述。通过该芯片模拟器设计与实现... 该文在对System Verilog与C语言的接口进行介绍的基础上，详细描述了两者之间数据共享的基本方法，然后通过对一款示例芯片基本功能的分析，设计了芯片模拟器的四个基本接口函数并对其实现进行了简要描述。通过该芯片模拟器设计与实现的介绍，可以从中了解System Verilog测试平台下芯片模拟器实现的一般方法。 展开更多
关键词 system verilog 芯片模拟器
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Verilog HDL与SystemC的语法等效性 被引量：2
7
作者 张雅绮 王琨 崔志刚 《天津大学学报（自然科学与工程技术版）》 EI CAS CSCD 北大核心 2004年第9期842-846,共5页
针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在Sys... 针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的. 展开更多
关键词 系统级描述语言 verilog HDL systemC 语法等效性
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基于波形比对TestBench的Verilog在线自动测试系统设计 被引量：1
8
作者 黄继业 金清嵩 +1 位作者 李平 刘鑫 《实验室研究与探索》 北大核心 2025年第2期91-94,109,共5页
为解决Verilog编程练习需求大和现有在线测评系统无法较好地支持Verilog在线评测的问题,设计了基于波形比对TestBench的Verilog在线自动测试系统。系统将标准答案源码和学生提交代码分别仿真,得到两种输出波形并转换为txt文本加以比对,... 为解决Verilog编程练习需求大和现有在线测评系统无法较好地支持Verilog在线评测的问题,设计了基于波形比对TestBench的Verilog在线自动测试系统。系统将标准答案源码和学生提交代码分别仿真,得到两种输出波形并转换为txt文本加以比对,根据比对结果在线自动评分。根据代码正确率给出具体分数,并将代码错误信息以文本形式反馈给学生,帮助学生全面评估自身水平并快速定位纠错。该系统已部署至程序设计类实验辅助教学平台,经过教学实践,能有效提升学生的Verilog编程能力,在教学中取得了显著成效。 展开更多
关键词 verilog在线自动测试 OJ系统 测试基准 波形比对
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开源工具在数字系统教学中的创新应用与实践——以Icarus Verilog与cocotb为例
9
作者 梅晓光 叶天伟 《科教导刊》 2025年第24期1-3,共3页
文章围绕Icarus Verilog与cocotb两个典型工具,提出了一套基于开源工具链的教学方案,系统分析了改革成效。通过基础案例、时序逻辑案例及简易CPU项目的应用,验证了开源工具在降低学生学习门槛、强化学生验证意识和促进学生跨学科能力培... 文章围绕Icarus Verilog与cocotb两个典型工具,提出了一套基于开源工具链的教学方案,系统分析了改革成效。通过基础案例、时序逻辑案例及简易CPU项目的应用,验证了开源工具在降低学生学习门槛、强化学生验证意识和促进学生跨学科能力培养等方面的优势,并总结了开源工具融入教学的策略,为数字系统课程的持续优化与学生工程能力的培养提供参考。 展开更多
关键词 开源EDA工具 Icarus verilog cocotb 数字系统教学
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融合AI辅助与多层次波形比对的Verilog课堂智能评测系统
10
作者 何斌 王志忠 《计算机时代》 2025年第11期77-82,共6页
针对传统Verilog硬件描述语言教学中存在的课堂练习多、教师批改工作量大、学生代码错误定位难等痛点,本文设计并实现了AI辅助的Verilog在线评测系统。通过多层次波形比对和本地化大模型应用,该系统实现了在无需教师参与的情况下,随时... 针对传统Verilog硬件描述语言教学中存在的课堂练习多、教师批改工作量大、学生代码错误定位难等痛点,本文设计并实现了AI辅助的Verilog在线评测系统。通过多层次波形比对和本地化大模型应用,该系统实现了在无需教师参与的情况下,随时提交课堂练习代码并实时高效返回评测结果的功能;对于评测不正确的结果,可通过智能错误诊断模块提交至本地大模型分析,快速定位代码问题。该系统已部署至Verilog课程教学平台,经过三个班级一个教学周期的实践,显著提升了教师工作效率和学生Verilog编程能力。 展开更多
关键词 AI辅助 verilog在线评测系统 多层次波形比对 智能错误诊断
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Verilog在线评测系统设计与实现 被引量：2
11
作者 张德学 张小军 郭华 《教育教学论坛》 2017年第29期166-168,共3页
近年来,在线评测系统(Online Judge,OJ)在多种编程语言的教学、ACM竞赛中得到了广泛应用,实践效果良好。Verilog是一种硬件描述语言,目前尚没有支持该语言的在线评测系统。本文以较流行的在线评测系统HUSTOJ为基础,对其扩展以支持Verilo... 近年来,在线评测系统(Online Judge,OJ)在多种编程语言的教学、ACM竞赛中得到了广泛应用,实践效果良好。Verilog是一种硬件描述语言,目前尚没有支持该语言的在线评测系统。本文以较流行的在线评测系统HUSTOJ为基础,对其扩展以支持Verilog语言,能够实现Verilog代码在线编辑、提交、后台仿真、结果评价,可用于Verilog语言个人学习、课堂教学、结课评测以及竞赛。 展开更多
关键词 在线评测系统 verilog ONLINE JUDGE
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基于Verilog-A行为描述模型的VCO设计 被引量：7
12
作者 刘帘曦 杨银堂 +1 位作者 朱樟明 付永朝 《电路与系统学报》 CSCD 北大核心 2005年第6期25-28,共4页
分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程。以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法。根据VCO的数学模型,建立了中心频率... 分析了模拟硬件描述语言Verilog-A的特点,介绍了基于Verilog-A语言的行为级模拟电路设计过程。以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于Verilog-A的行为模型进行系统设计的新方法。根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用CadenceSpectre仿真器对该模型进行了验证及PLL系统仿真。 展开更多
关键词 verilog-A 行为级模型 压控振荡器 系统仿真
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基于Verilog-A行为描述模型的PLL系统设计 被引量：5
13
作者 刘帘曦 杨银堂 朱樟明 《电子器件》 CAS 2004年第2期324-328,共5页
分析了模拟硬件描述语言Verilog A的特点 ,介绍了一种基于Verilog AHDL行为模型的模拟电路自顶向下设计方法。这种方法适用于片上系统 (SOC)模拟部分的设计。根据压控振荡器 (VCO)和二阶无源低通滤波器 (LPF)的数学模型 ,建立了它们基于... 分析了模拟硬件描述语言Verilog A的特点 ,介绍了一种基于Verilog AHDL行为模型的模拟电路自顶向下设计方法。这种方法适用于片上系统 (SOC)模拟部分的设计。根据压控振荡器 (VCO)和二阶无源低通滤波器 (LPF)的数学模型 ,建立了它们基于Verilog A的行为模型 ,并用该方法实现了包含中心频率为 12 0MHz的VCO和截止频率为 30 0 0kHz的LPF在内的电荷泵锁相环系统设计。最后利用CadenceSpectre仿真器对模型进行了验证及PLL系统级仿真。 展开更多
关键词 verilog-A 行为级 压控振荡器 锁相环 系统仿真
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基于Verilog-A与Matlab的行为描述模型的CDR设计 被引量：2
14
作者 徐卫林 吴迪 韦雪明 《微电子学与计算机》 CSCD 北大核心 2016年第6期104-108,共5页
根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为... 根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的Verilog-A模型一般是基于理想环路进行环路参数的分析,误差较大.利用Verilog-A与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义. 展开更多
关键词 verilog-A MATLAB 行为级 时钟数据恢复 系统仿真
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Verilog HDL设计实例及其仿真与综合 被引量：14
15
作者 王长宏 陈朝阳 +1 位作者 邹雪城 应建华 《电子工程师》 2001年第12期19-22,共4页
介绍了 Verilog HDL的特点 ;讨论了 EDA技术的设计思路 ;针对数字电子系统 ,用 Verilog HDL设计了一个篮球 30秒计时器 ,并在 Cadence和
关键词 verilogHDL 电子设计自动化 数字电子系统 系统仿真 逻辑综合
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基于Verilog HDL的FPGA数字系统设计优化 被引量：4
16
作者 李桂林 苗长新 《计算机与数字工程》 2010年第8期208-210,共3页
文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与... 文章介绍了基于FPGA的数字系统设计优化的两种重要技术:流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。 展开更多
关键词 verilogHDL FPGA系统 流水线技术 资源共享技术
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基于Verilog煤炭型静电除尘电源调压控制的研究
17
作者 张子生 李冠 李延虎 《计算机工程与设计》 CSCD 北大核心 2012年第12期4716-4720,共5页
针对于传统煤炭型静电除尘器电源系统反应效率低、设计周期长、安全性差等缺点,设计了一套基于Verilog静电除尘电源调压系统。该工作电源系统使用LC组件、硅整流桥组和升压变压器以达到除尘器的工作电压。反馈系统采用电子设计自动化技... 针对于传统煤炭型静电除尘器电源系统反应效率低、设计周期长、安全性差等缺点,设计了一套基于Verilog静电除尘电源调压系统。该工作电源系统使用LC组件、硅整流桥组和升压变压器以达到除尘器的工作电压。反馈系统采用电子设计自动化技术,用硬件描述语言完成对反馈系统的设计,并在仿真平台上完成控制芯片现场调试,当电压大于临界电压时,通过改变L-C器件的数目使其持续稳流。经试验测定,该控制系统能够精准地反馈出除尘器电压信号的变化情况,反馈响应更快、精度更高、监控性能更好,同时抗干扰能力优于其它控制系统。 展开更多
关键词 静电除尘器 电源系统 电子设计自动化 L-C稳压稳流器件 硬体描述语言(verilog HDL)
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基于Verilog HDL的信号发生器的设计 被引量：8
18
作者 陈亚军 陈隆道 《电子器件》 CAS 2011年第5期525-528,共4页
旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器。在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验... 旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器。在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验测试结果达到了预想效果。采用Verilog HDL语言编程来完成整个设计,不但提高了设计效率,而且使系统具有设计灵活、实现简单、性能稳定的特点。 展开更多
关键词 嵌入式系统 信号发生器 verilogHDL QuartusⅡ
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Verilog HDL数字钟电路的设计研究 被引量：1
19
作者 高忠坚 魏茂金 +1 位作者 张锐戈 饶连周 《萍乡学院学报》 2016年第3期27-31,共5页
在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层... 在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出Verilog HDL与C语言编程的不同。 展开更多
关键词 数字钟 EDA 数字系统设计 verilogHDL FPGA
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