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基于FPGA的DDPG算法硬件映射解析与机器人运动技能学习
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作者 朱晓庆 毕兰越 +5 位作者 宫婉儒 吴通 李钟军 吴杜兴 张川 杨晓蓬 《哈尔滨工业大学学报》 北大核心 2026年第1期24-34,共11页
为研究神经网络和强化学习算法与高等动物进化原理之间的联系,本文结合深度确定性策略梯度(deep deterministic policy gradient,DDPG)算法构建了一套可观测、可解释的轮足机器人自主运动控制系统。首先在FPGA(field-programmable gate ... 为研究神经网络和强化学习算法与高等动物进化原理之间的联系,本文结合深度确定性策略梯度(deep deterministic policy gradient,DDPG)算法构建了一套可观测、可解释的轮足机器人自主运动控制系统。首先在FPGA(field-programmable gate arrays)上部署Actor-Critic神经网络,并设计了一套FPGA-ARM机器人控制系统,通过实时导出网络权值激活信号并生成权值热力图,以可视化展示策略演化过程。实验表明,该方案单步计算时延缩减至28μs,5000步内完成收敛。同时,权值热力图揭示了策略在初期、中期及后期3个阶段的动态演化,定性分析表明,非关注区域对整体策略影响微弱、资源利用更趋优化。本文提出的硬件-算法协同框架为强化学习“黑箱”可观测性研究提供了新范式,展示了FPGA在嵌入式机器人控制中兼具低延迟、高并行和低功耗的独特优势,为多智能体协作与异构平台下的实时技能学习与硬件加速提供了潜在应用前景。 展开更多
关键词 机器人 学习机理解析 技能学习 fpga 强化学习
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极化敏感阵列二维DOA与极化参数联合估计的FPGA实现
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作者 刘鲁涛 魏潇潇 郭沐然 《电子信息对抗技术》 2026年第1期101-108,共8页
针对在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基于极化敏感阵列的多重信号分类(Multiple Signal Classification,MUSIC)算法进行二维波达方向(Direction of Arrival,DOA)和二维极化参数联合估计时,硬件资源占用... 针对在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基于极化敏感阵列的多重信号分类(Multiple Signal Classification,MUSIC)算法进行二维波达方向(Direction of Arrival,DOA)和二维极化参数联合估计时,硬件资源占用大、运行时间长的问题,提出了一种基于极化MUSIC算法的四维参数联合估计FPGA实现架构。该架构包括信号协方差矩阵计算模块、Jacobi旋转模块、噪声子空间提取模块、两级空间谱搜索模块和极化参数计算模块。Jacobi旋转模块被拆分为多个可复用模块,并采用查找表模块生成旋转矩阵。一级空间谱搜索模块通过二维DOA搜索初步确定信源的角度信息。二级空间谱搜索模块根据一级搜索的角度结果确定二级搜索区域各点的极化信息,并计算该区域的四维空间谱,区域内最小值对应的四维参数信息即为最终估计的信源方向角、俯仰角、极化辅助角和极化相位角。仿真结果表明,与传统极化MUSIC算法的四维搜索算法相比,该架构避免了大量四维空间谱计算,同时保证了四维参数估计的精度,显著减少了运行时间和硬件资源消耗。 展开更多
关键词 fpga 极化敏感阵列 MUSIC算法 波达方向 极化参数 四维参数联合估计
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新工科背景下基于CDIO模式的《CPLD/FPGA应用技术》课程教学改革探索
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作者 张凤娟 余波 荣继芳 《家电维修》 2025年第4期34-36,共3页
《CPLD/FPGA应用技术》是高职院校电子信息类专业的核心课程,本文结合新工科建设需求,阐述该课程教学现状、CDIO模式内涵,以及对课程进行的基于CDIO模式的教改实践过程。教改实践结果表明,基于CDIO模式的《CPLD/FPGA应用技术》改革能够... 《CPLD/FPGA应用技术》是高职院校电子信息类专业的核心课程,本文结合新工科建设需求,阐述该课程教学现状、CDIO模式内涵,以及对课程进行的基于CDIO模式的教改实践过程。教改实践结果表明,基于CDIO模式的《CPLD/FPGA应用技术》改革能够有效培养学生的创新能力和工程实践能力,满足新时代、新工科的发展需要。 展开更多
关键词 新工科建设 CDIO cpld/fpga应用技术 教学改革
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基于FPGA的轻量化自适应ORB算法研究与实现
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作者 王鼎轩 姚荣彬 +1 位作者 赵中华 李晓欢 《现代电子技术》 北大核心 2026年第1期117-123,共7页
为了解决ORB算法计算复杂、实时性差以及算法固定阈值在光照变化及低纹理场景下特征检测不足的问题,文中提出一种基于FPGA的轻量化自适应ORB算法加速架构。首先,对ORB算法的特征方向计算进行改进,采用了一种基于区域划分的特征方向角度... 为了解决ORB算法计算复杂、实时性差以及算法固定阈值在光照变化及低纹理场景下特征检测不足的问题,文中提出一种基于FPGA的轻量化自适应ORB算法加速架构。首先,对ORB算法的特征方向计算进行改进,采用了一种基于区域划分的特征方向角度和描述符计算方法,减少了计算资源消耗,结合FPGA的并行化和流水线计算优势,设计了一种轻量化ORB加速架构;其次,在原有算法的基础上加入直方图均衡算法,调整图像亮度,提高图像的对比度,使图像的特征细节更加明显;最后,针对ORB算法的固定阈值,设计了一种自适应阈值计算方法,实现了算法在弱光照和低纹理场景下提取特征点数量的提升。实验结果表明:相对于软件的算法实现,基于FPGA的硬件加速架构能够得到16.1倍的加速效果,在弱光照和低纹理条件下提取特征点数量分别是ORB算法的6.67倍和2.56倍,特征匹配点对数量分别是ORB算法的5.62倍和1.5倍。实现了算法的加速和资源消耗的降低,提升了算法的自适应性以及在不同场景的鲁棒性。 展开更多
关键词 ORB 特征检测 fpga 轻量化 直方图均衡 自适应阈值 弱光照 低纹理
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低轨卫星捕获算法的优化与FPGA实现
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作者 杨虹 杨天昊 +7 位作者 郑斌 曾令昕 马壮 谭红涛 周海洋 李颖 黎淼 赵汝法 《现代电子技术》 北大核心 2026年第1期21-26,共6页
与北斗卫星融合的低轨卫星通导一体化系统能够有效提高我国卫星系统的导航定位和通信能力,但低轨卫星终端的高速运动会导致多普勒频偏较大,增加信号捕获的难度,因此,为了快速且准确地捕获通信导航一体化信号,文中以低轨卫星高动态引起... 与北斗卫星融合的低轨卫星通导一体化系统能够有效提高我国卫星系统的导航定位和通信能力,但低轨卫星终端的高速运动会导致多普勒频偏较大,增加信号捕获的难度,因此,为了快速且准确地捕获通信导航一体化信号,文中以低轨卫星高动态引起的大多普勒频偏信号为研究对象,通过Matlab工具分别仿真验证了PMF-FFT算法结合补零法和加窗法的优化效果,优化后的结构能使捕获峰值提高64.7%。通过确定窗函数和补零个数优化传统的PMF-FFT捕获算法,并对FFT模块进行改进,使其具有可重构性以适应补零个数不同的情况。文中使用Verilog HDL硬件描述语言对优化后的PMF-FFT算法进行硬件实现,Vivado仿真波形和实验结果均证实了算法优化后的正确性和有效性,为低轨卫星捕获提供了理论支持。 展开更多
关键词 低轨卫星 通导一体化 多普勒频偏 PMF-FFT 加窗 补零 可重构FFT fpga实现
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暗通道先验优化的FPGA实时去雾系统
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作者 刘梦雪 刘成 《计算机测量与控制》 2026年第1期157-165,共9页
暗通道先验算法中,天空区域因高亮无法满足先验条件致使透射率求取出现偏差,透射率细化与大气光映射求取复杂,算法整体计算耗时长,无法满足现代实时去雾的发展需求;为了解决这些问题,一个有效的解决方法为对算法进行轻量化以适配硬件实... 暗通道先验算法中,天空区域因高亮无法满足先验条件致使透射率求取出现偏差,透射率细化与大气光映射求取复杂,算法整体计算耗时长,无法满足现代实时去雾的发展需求;为了解决这些问题,一个有效的解决方法为对算法进行轻量化以适配硬件实时性;通过优化滤波窗口大小获取暗通道以满足硬件资源限制;采用直接对输入图像遍历像素点最大值快速收敛大气光强;引入均值滤波轻量化透射率细化过程;基于亮度阈值分割天空,根据天空占比自适应调整透射率下边界值,实现天空区域的有效去雾;利用FPGA并行优势对所优化算法硬件加速与实现,在Xilinx平台部署从MIPI雾图传感至HDMI去雾结果显示的完整实时图像去雾系统;实验证明优化算法的去雾效果在主客观评价指标上均优于传统暗通道先验,处理一帧1 080 P高帧率图像仅耗时33.016 5 ms,系统通过了去雾效果和实时性验证。 展开更多
关键词 暗通道先验 实时去雾 图像处理 硬件加速 fpga
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基于FPGA的嵌入式加密系统设计与实现
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作者 冯淑贤 蔡树向 +2 位作者 陈青华 杨宇航 杨文广 《烟台大学学报(自然科学与工程版)》 2026年第1期72-78,共7页
针对物联网及嵌入式设备对高效安全通信的迫切需求,设计了一种基于现场可编程门阵列(FPGA)的嵌入式数据加密系统,旨在为资源受限场景提供低成本、高可靠性的数据安全传输方案。系统采用分层架构设计,通过上位机与EZ-USB FX2芯片完成指... 针对物联网及嵌入式设备对高效安全通信的迫切需求,设计了一种基于现场可编程门阵列(FPGA)的嵌入式数据加密系统,旨在为资源受限场景提供低成本、高可靠性的数据安全传输方案。系统采用分层架构设计,通过上位机与EZ-USB FX2芯片完成指令交互和数据中转,利用FPGA作为核心控制单元,集成轻量级AES-128加密算法实现硬件级数据加密。为优化资源利用,系统通过串行方式实现加密运算,并对AES算法中的密钥扩展模块进行优化。最终通过仿真和测试验证,本系统实现的AES算法在加密过程中最高可达到181.1 MHz的时钟频率,能够高效实现数据加密,满足设计需求。 展开更多
关键词 fpga AES加密算法 USB2.0
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基于FPGA和STM32的电网参数测量装置
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作者 刘钰琨 李琪 +1 位作者 吴娜娜 王杰铃 《电子设计工程》 2026年第1期76-80,共5页
为了保护电网的稳定可靠,对电网参数进行实时准确测量有着重要的现实意义。针对电网信号频率、幅值和谐波含量等主要参数的测量方法,以FPGA作为主处理器,STM32作为辅助处理器,设计在线测量电网参数的装置,优化各种参数测量的算法。实验... 为了保护电网的稳定可靠,对电网参数进行实时准确测量有着重要的现实意义。针对电网信号频率、幅值和谐波含量等主要参数的测量方法,以FPGA作为主处理器,STM32作为辅助处理器,设计在线测量电网参数的装置,优化各种参数测量的算法。实验表明,该装置能够实现对电网参数的有效测量,将测量数据与万用表和示波器的测量数据进行对比,误差小于5%,并且在实时性和稳定性等方面均表现出色。该装置能够满足电力系统对电网参数测量的要求。 展开更多
关键词 fpga STM32 电网参数 参数测量 测量装置
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基于FPGA的高速ADC测试系统研究
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作者 李仕军 谌谦 +4 位作者 刘建明 杨超 梁希 谢休华 李小虎 《微处理机》 2026年第1期1-6,共6页
本研究介绍了一种基于FPGA的超高速ADC芯片测试系统。重点阐述了该系统的设计原理,包括测试系统的时钟树网络和数据采集系统的电源网络设计。基于FPGA实现了针对超高速ADC的数据采集和数据缓存的采集平台,以及动态性能测试软件系统,并... 本研究介绍了一种基于FPGA的超高速ADC芯片测试系统。重点阐述了该系统的设计原理,包括测试系统的时钟树网络和数据采集系统的电源网络设计。基于FPGA实现了针对超高速ADC的数据采集和数据缓存的采集平台,以及动态性能测试软件系统,并提供可调的超高精度、低抖动的时钟信号。结果表明,ADC芯片在1 GHz时的SNR为34.03 dBFS,ENOB为5.65 bit;在20 GHz时的SNR为30.07 dBFS,ENOB为4.58 bit。测试结果与芯片手册一致,表明该测试系统满足超高速ADC的测试要求,也可用于8位或12位、12 Gsps以上ADC芯片的测试。 展开更多
关键词 超高速ADC芯片测试 测试系统 fpga 低抖动时钟
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基于FPGA的电力电缆TFDR故障定位与信号处理研究
10
作者 李怀生 刘鎏 +1 位作者 陈柳宁 邓明 《消费电子》 2026年第1期104-106,共3页
电力电缆是城市电网的关键构成部分,电力电缆故障定位的精确程度对供电系统的运行安全和维护效率起着直接作用。文章针对传统方法在抗干扰和实时处理能力上的缺陷,提出了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FP... 电力电缆是城市电网的关键构成部分,电力电缆故障定位的精确程度对供电系统的运行安全和维护效率起着直接作用。文章针对传统方法在抗干扰和实时处理能力上的缺陷,提出了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的时频域反射法(Time-Frequency Domain Reflectometry,TFDR)故障定位与信号处理方法,借助设计高分辨率高斯包络线性调频信号(Gaussian Envelope Linear Chirp,GELC)作为激励信号、改进维格纳–维尔分布(Wigner-Ville Distribution,WVD)时频变换结构以及应用Hough Transform椭圆识别算法,切实提高系统对微弱反射信号的识别能力,并以FPGA架构为基础,构建了一套实用性突出、集成度良好的电缆故障定位技术方案。 展开更多
关键词 fpga TFDR 电缆故障定位 WVD
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基于FPGA的万兆以太网卡系统设计
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作者 李耀成 杨升琦 常可铮 《机电信息》 2026年第1期27-31,35,共6页
随着网络信息技术的迅速发展,信息传输量持续增长,传统通信接口已难以满足多样化应用场景对高带宽的要求。万兆以太网凭借其高速传输特性正逐渐成为高性能通信系统的重要选择。万兆以太网卡的系统设计首先以万兆以太网协议栈为研究对象... 随着网络信息技术的迅速发展,信息传输量持续增长,传统通信接口已难以满足多样化应用场景对高带宽的要求。万兆以太网凭借其高速传输特性正逐渐成为高性能通信系统的重要选择。万兆以太网卡的系统设计首先以万兆以太网协议栈为研究对象,构建了基于UDP协议的模型,然后系统阐述了各层协议的功能,设计了完整的UDP协议栈体系结构。系统通过PCIe接口实现与上位机CPU的高速数据交互,实现了UDP、ARP、IP等核心以太网协议封装与解析的逻辑,具备完善的网络协议处理功能。通过搭建实验验证平台,完成了自回环测试与双机互连实验,验证了网卡系统功能的正确性、稳定性与吞吐性能。 展开更多
关键词 fpga 万兆以太网 UDP/IP协议栈 PCIE
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面向边缘计算的低功耗FPGA嵌入式图像识别加速架构研究
12
作者 卢宏超 同航 王浩南 《电脑编程技巧与维护》 2026年第1期156-158,共3页
为提高边缘图像识别的低功耗水平、实时性与架构适配性,提出了面向边缘计算的低功耗FPGA嵌入式图像识别加速架构。该架构量化了建模边缘场景的图像识别任务特征,优化了硬件友好型算法。设计了异构计算单元、三级存储架构与动态功耗策略... 为提高边缘图像识别的低功耗水平、实时性与架构适配性,提出了面向边缘计算的低功耗FPGA嵌入式图像识别加速架构。该架构量化了建模边缘场景的图像识别任务特征,优化了硬件友好型算法。设计了异构计算单元、三级存储架构与动态功耗策略。实现了FPGA加速核与边缘嵌入式系统的深度协同。研究结果表明,该架构可有效平衡边缘场景的功耗约束与识别性能需求,为边缘端图像识别提供了高能效、高适配的加速方案。 展开更多
关键词 边缘计算 fpga加速架构 图像识别 低功耗优化
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CPLD和FPGA器件性能特点与应用 被引量:9
13
作者 任敏 庞杰 胡庆 《传感技术学报》 CAS CSCD 2002年第2期165-168,共4页
复杂可编程逻辑器件 (CPLD)和现场可编程门阵列 (FPGA)是近年来迅速发展的大规模可编程专用集成电路(ASIC) ,在数字系统设计和控制电路中越来越受到重视 .文章介绍了这两种器件的基本结构、性能特点、设计流程及设计方法 .
关键词 可编程ASIC 数字系统设计 fpga cpld
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用VHDL语言在CPLD/FPGA上实现浮点运算 被引量:11
14
作者 沈明发 易清明 +1 位作者 黄伟英 周伟贤 《暨南大学学报(自然科学与医学版)》 CAS CSCD 2002年第5期19-24,共6页
 介绍了用VHDL语言在硬件芯片上实现浮点加/减法、浮点乘法运算的方法,并以Altera公司的FLEX10K系列产品为硬件平台,以MaxplusII为软件工具,实现了6点实序列浮点加/减法运算和浮点乘法运算.
关键词 超高速集成电路硬件描述语言 VHDL 浮点运算 复杂可编程逻辑器件 cpld/fpga 现场可编程门阵列 数字信号处理
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FPGA/CPLD结构分析 被引量:9
15
作者 黄志军 张鹏 童家榕 《微电子学》 CAS CSCD 北大核心 1998年第5期345-353,共9页
对FPGA和CPLD进行了比较,并分别对FPGA/CPLD的基本逻辑单元、连线资源和整体结构进行了分析,最后,总结了FPGA/CPLD的发展方向,并提出了发展适合实现MCU的专用FPGA结构和相应CAD工具的想法。
关键词 模拟集成电路 芯片结构 fpga cpld
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核安全级FPGA亚稳态验证技术的研究与实践
16
作者 高玉斌 武方杰 +2 位作者 王晓燕 许先音 董玲玲 《自动化仪表》 2026年第1期25-31,37,共8页
目前,核安全级仪控系统中的现场可编程门阵列(FPGA)亚稳态问题以识别风险为主。对功能造成的负面影响通常是靠人工分析,存在分析结果不准确、不直观等问题。根据IEC 62566要求,通过对亚稳态机理的研究,创新性地提出一种针对核安全级FPG... 目前,核安全级仪控系统中的现场可编程门阵列(FPGA)亚稳态问题以识别风险为主。对功能造成的负面影响通常是靠人工分析,存在分析结果不准确、不直观等问题。根据IEC 62566要求,通过对亚稳态机理的研究,创新性地提出一种针对核安全级FPGA亚稳态问题的系统化验证技术。该技术通过跨时钟域(CDC)特征分析识别亚稳态风险点,基于亚稳态仿真模型测试亚稳态对功能的影响,并评估亚稳态平均无故障时间(MTBF)。该研究为我国核安全级FPGA亚稳态验证提供了一种通用技术。该技术成功应用于三代堆型的多个核安全级仪控系统的FPGA验证工作中。实践结果表明,该技术在可靠性验证上具有重要价值。 展开更多
关键词 仪控系统 核安全级 现场可编程门阵列 平均无故障时间 亚稳态 跨时钟域 三代堆型
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FPGA/CPLD选型与设计优化 被引量:26
17
作者 董秀洁 杨艳 周游 《化工自动化及仪表》 CAS 北大核心 2009年第3期60-63,共4页
对FPGA/CPLD器件的结构与性能进行分析与对比,阐述了电子系统设计中FPGA/CPLD使用基本规则,根据实际的设计目标、结构特性、有效的基准数据、基准化测试进行选型。在系统速度、资源利用率、可靠性等方面结合项目设计对系统工作性能进行... 对FPGA/CPLD器件的结构与性能进行分析与对比,阐述了电子系统设计中FPGA/CPLD使用基本规则,根据实际的设计目标、结构特性、有效的基准数据、基准化测试进行选型。在系统速度、资源利用率、可靠性等方面结合项目设计对系统工作性能进行优化,给出了FPGA/CPLD的设计开发流程和资源共享、逻辑优化、串行化、流水线设计,关键路径、寄存器配平、竞争冒险、适配优化等具体实现的优化方法,为FPGA/CPLD作为系统级开发应用提供实用的设计方法和优化策略。 展开更多
关键词 fpga cpld 优化设计 VHDL
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基于FPGA/CPLD的嵌入式VGA显示系统 被引量:10
18
作者 王恒心 熊庆国 +1 位作者 王鑫 陈礼敏 《微计算机信息》 北大核心 2008年第26期146-148,共3页
本文介绍了基于FPGA/CPLD的嵌入式VGA显示系统的设计,详细讨论了用VHDL设计行场扫描时序的方法,这种设计方法稍作改动便可产生任意行场扫描时序,具有很好的移植性。该显示系统已成功地在雷达图形显示系统中使用,且显示器的分辨率达到了1... 本文介绍了基于FPGA/CPLD的嵌入式VGA显示系统的设计,详细讨论了用VHDL设计行场扫描时序的方法,这种设计方法稍作改动便可产生任意行场扫描时序,具有很好的移植性。该显示系统已成功地在雷达图形显示系统中使用,且显示器的分辨率达到了1280*1024,刷新频率为60Hz。 展开更多
关键词 嵌入式 VHDL fpga cpld VGA显示
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消除CPLD/FPGA器件设计中的毛刺 被引量:10
19
作者 何伟 张玲 《重庆大学学报(自然科学版)》 EI CAS CSCD 北大核心 2002年第12期69-73,共5页
复杂可编程逻辑器件CPLD和现场可编程门列阵FPGA在现代数字系统设计中起着越来越重要的作用 ,但系统设计中出现的毛刺往往成为系统设计成功与否的障碍。本文介绍了CPLD FPGA设计中毛刺产生的原因 ,详细分析了在EDA环境下对毛刺进行判断... 复杂可编程逻辑器件CPLD和现场可编程门列阵FPGA在现代数字系统设计中起着越来越重要的作用 ,但系统设计中出现的毛刺往往成为系统设计成功与否的障碍。本文介绍了CPLD FPGA设计中毛刺产生的原因 ,详细分析了在EDA环境下对毛刺进行判断与定位的原理 ,论述了利用EDA工具消除毛刺的 3种方法与具体实现。通过实例分析表明 ,借助于功能强大的EDA工具 ,不仅可以在设计中十分方便地发现毛刺 ,而且可以精确定位 ,进而寻找消除毛刺的最佳方法和进行结果的验证。 展开更多
关键词 cpld/fpga器件 毛刺 复杂可编程逻辑器件 现场可编程门列阵 电子设计自动化 EDA 竞争-冒险现象 大规模集成电路 数字系统设计
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用CPLD/FPGA实现Nios II嵌入式系统配置技术 被引量:5
20
作者 王建芳 夏清国 《计算机测量与控制》 CSCD 2008年第2期185-187,共3页
对Nios II嵌入式系统的特点和现有的配置技术进行了研究,设计了一种利用CPLD配置控制器实现加电时自动对嵌入式系统进行配置的新方案;该方案首先是Flash存储中读取配置文件信息,然后经过并串转换后对基于Nios ll的嵌入式可编程逻辑器件F... 对Nios II嵌入式系统的特点和现有的配置技术进行了研究,设计了一种利用CPLD配置控制器实现加电时自动对嵌入式系统进行配置的新方案;该方案首先是Flash存储中读取配置文件信息,然后经过并串转换后对基于Nios ll的嵌入式可编程逻辑器件FPGA进行系统配置,同时该方案不仅极大地提高了系统性能和降低了总体成本,而且更方便于系统配置文件的升级。 展开更多
关键词 嵌入式系统 配置 现场可编程门阵列 复杂可编程逻辑器件 FLASH
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