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题名基于VHDL的高可靠性RAM的IP核设计
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作者
谈荒
邱跃洪
陈智
李巍
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机构
中国科学院研究生院
中国科学院西安光学精密机械研究所
中国科学院西安光学精密机械研究所
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出处
《科学技术与工程》
2007年第14期3547-3551,共5页
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文摘
设计一个采用扩展Hamming码来纠错的高可靠性RAM的IP核。提出一种充分利用厂商提供的,经过特殊优化的基本宏功能模块来设计RAM的IP核的方案。试验结果证明,该RAMIP核满足设计要求,可以正确的配合CPU执行指令,具备应用价值。
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关键词
VHDL
扩展Hamming码
ram
ip核
可靠性
纠错
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Keywords
VHDL
extended hamming
code
ram
ip core dependability
error correction
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分类号
TN919.31
[电子电信—通信与信息系统]
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题名基于IP核的RAM VHDL设计
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作者
文凤
尚凤军
王海霞
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机构
重庆邮电学院
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出处
《物探化探计算技术》
CAS
CSCD
2004年第2期185-188,共4页
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基金
重庆邮电学院基金项目(A2003-03)
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文摘
介绍了VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)语言和IP核的特点,通过实例,详细阐述了IP核的使用方法和步骤,最后初步阐述了电路的优化方法。
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关键词
ip核
设计
ram
VHDL
数字系统
标准硬件描述语言
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Keywords
ip core
design
ram (random-access memory)
VHDL
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分类号
TP312
[自动化与计算机技术—计算机软件与理论]
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题名盲信号处理中FastICA算法的IP核设计
被引量：1
- 3
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作者
李晶皎
荣超群
安冬
王骄
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机构
东北大学信息科学与工程学院
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出处
《电子技术应用》
北大核心
2013年第3期130-132,共3页
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基金
国家自然科学基金资助项目(60970157)
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文摘
针对盲信号处理中FastICA算法处理速度慢、性能差的问题,提出使用FPGA实现FastI-CA算法的方案,以提高FastICA算法的处理能力。设计了基于Avalon总线的FastICA IP核,嵌入到SoPC和ASIC设计中。仿真测试结果表明,FastICA IP核实现了盲信号分离,处理速度是PC的20倍,满足了高速盲信号处理的需要。
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关键词
FASTICA
盲信号处理
DMA
乒乓ram
ip核
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Keywords
FastICA
blind signal processing
DMA
Ping-Pong ram
ip core
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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题名FPGA中嵌入式块存储器的IP软核设计
被引量：3
- 4
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作者
许莉
韦嵚
车书玲
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机构
西安电子科技大学综合业务网理论及关键技术国家重点实验室
西安智多晶微电子有限公司
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出处
《微电子学》
CAS
北大核心
2019年第4期524-528,共5页
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文摘
以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。
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关键词
FPGA
嵌入式块存储器
ip软核
高速
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Keywords
field programmable gate array
embedded block ram
ip soft core
high speed
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分类号
TN791
[电子电信—电路与系统]
TP333
[自动化与计算机技术—计算机系统结构]
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题名SOC嵌入式数字IP核通用测试方法
被引量：6
- 5
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作者
马昕煜
徐瀚洋
王健
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机构
复旦大学专用集成电路和系统国家重点实验室
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出处
《微电子学与计算机》
北大核心
2019年第2期26-30,共5页
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基金
国家级军口项目资助(1067GK0064)
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文摘
本文基于IEEE标准设计了一种通用的、低成本的嵌入式IP核测试方法.该方法通过仅重新定义待测IP的端口数量和名称,即可完成各种数字IP核测试电路设计以及集成,该方法支持IEEE1500标准中的所定义的全部11条通用指令所对应的工作模式,以此来提供丰富的IP核测试控制以及观测模式;测试软件兼容符合IEEE1687的测试数据,可做到无需修改测试图形文件即可自动完成测试、提取诊断信息.为了验证本方法的有效性,我们在FPGA上实现并测试了多种异构IP核和大量的同构IP核,在整个测试过程中,该测试方法在保证支持国际主流测试标准、具有较高的测试自动化程度的同时,利用其通用性简化了数字IP核的测试集成和复用过程.
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关键词
IEEE1500
IEEE1687
ip核测试
ram
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Keywords
IEEE1500
IEEE1687
ip core test
ram
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分类号
TN47
[电子电信—微电子学与固体电子学]
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题名基于双线性插值算法的缩放IP核设计
被引量：3
- 6
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作者
邹学瑜
刘昌禄
胡敬营
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机构
江苏自动化研究所
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出处
《计算技术与自动化》
2017年第1期113-117,共5页
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文摘
设计了基于双线性插值算法的IP核,通过减少乘法器数量,优化了对该算法的实现。针对一般的双行缓冲器不能满足高实时显示要求,及帧存储器成本高且还需另外进行帧存储器的控制逻辑设计的缺点,设计了一个RAM FIFO的缓冲阵列,利用多个RAM存储器保证图像数据存储和时序性控制,它能够有效进行数据缓冲。最后给出了设计的时序仿真,进行结果验证后得到缩放的图像质量较好。通过和已有IP核进行对比,得出绝对平均误差非常小。
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关键词
图像缩放
SCALER
ip核
双线性插值算法
ram
FIFO
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Keywords
picture resizing
scaler ip core
bilinear interpolation algorithm
ram FIFO
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分类号
TN911.73
[电子电信—通信与信息系统]
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题名基于FPGA窄脉冲信号发生器的设计
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作者
胡克忠
王海涛
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机构
东华理工大学机械与电子工程学院
东华理工大学
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出处
《机电工程技术》
2025年第8期43-47,共5页
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基金
国防科工局“十三五”核能开发项目子课题(20201192-03)。
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文摘
针对电子感应加速器的俘获效率提升较低问题,考虑到运用电子电路方法产生的脉冲电流信号作用于俘获线圈会带来温度变化、电磁干扰等影响,设计了一个基于FPGA可编程的窄脉冲信号发生器。通过模块化设计,能够输出满足需求且稳定的特定脉冲波形,该脉冲波形的周期为300μs,脉冲宽度在3μs左右,波形上升部分呈指数型曲线,响应时间很快,下降部分则呈线性衰减。利用串行通信,可以将符合要求的波形数据(以TXT文件形式保存)一次性写入FPGA的EEPROM中,这样首先保证了掉电后数据不会丢失,再从EEPROM中读写到RAM IP核中,最后从RAM IP核中把波形数据读取出来。结果表明:运用MODESIM仿真,仿真结果与上板验证过程基本一致,可以很好地输出目标波形,验证了该脉冲信号发生器的可行性。
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关键词
电子感应加速器
FPGA
可编程脉冲信号发生器
EEPROM
ram
ip核
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Keywords
electron induction accelerator
FPGA
programmable pulse signal generator
EEPROM
ram ip core
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分类号
TN782
[电子电信—电路与系统]
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