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一种基于双电容阵列和部分交织技术的高速Pipelined-SAR ADC 被引量：1
1
作者 高杰 邓红辉 +2 位作者 张浩 陶泽华 林昌海 《微电子学》 北大核心 2025年第2期189-196,共8页
基于TSMC 0.18μm CMOS工艺设计了一种12位100 MS/s的两级Pipelined-SAR ADC。在第一级设计了一种双电容阵列和部分交织技术相结合的高速结构,采用一个小DAC快速量化,并控制两个大DAC按照时间交织的方式轮流读取小DAC的量化结果,并进行... 基于TSMC 0.18μm CMOS工艺设计了一种12位100 MS/s的两级Pipelined-SAR ADC。在第一级设计了一种双电容阵列和部分交织技术相结合的高速结构,采用一个小DAC快速量化,并控制两个大DAC按照时间交织的方式轮流读取小DAC的量化结果,并进行相应的翻转为后级提供余量电压。该结构提升了第一级量化速度,同时还解决了第一级在进行下一次采样前需要等待放大相结束的问题,有效提升了ADC速度。对于该结构中多条采样路径的采样时间失配带来的误差电压,设计了2位级间冗余位以提供较大的误差容忍范围,保证了ADC的精度。通过仿真验证,在1.8 V的电源电压和100 MS/s的采样率下,输入频率为49.609375 MHz、幅度为3.6 V的正弦波差分信号时,ADC的ENOB达到了11.0 bit,SFDR为80.6 dB,功耗为7.19mW。 展开更多
关键词 高速pipelined-sar ADC 双电容阵列结构 部分交织技术
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一种12位100 MS/s流水线-逐次逼近型模数转换器设计
2
作者 张哲 唐俊龙 《微电子学与计算机》 2026年第4期164-172,共9页
基于65 nm CMOS工艺,设计了一款12位100 MS/s的异步高速逐次逼近-流水线型模数转换器(Pipelined Successive Approximation Register Analog-to-Digital Converter,Pipelined-SAR ADC)。在保持高速和高精度的性能条件下,为降低功耗,采... 基于65 nm CMOS工艺,设计了一款12位100 MS/s的异步高速逐次逼近-流水线型模数转换器(Pipelined Successive Approximation Register Analog-to-Digital Converter,Pipelined-SAR ADC)。在保持高速和高精度的性能条件下,为降低功耗,采用前置放大器利用浮空反相器(Floating Inverter)的两级比较器,实现电流复用和动态偏置,同时设计了一种电阻自偏置型的伪差分环形放大器作为级间运放,具有良好的功率效率,更大程度地降低Pipelined-SAR ADC的整体功耗。后仿真结果表明,Pipelined-SAR ADC的有效位数(Effective Number of Bits,ENOB)达到11.27 bit,信噪失真比(Signal-to-Noise and Distortion Ratio,SNDR)为69.6 dB,无杂散动态范围(Spurious-Free Dynamic Range,SFDR)为73.1 dB,总功耗约为5.67 mW。 展开更多
关键词 pipelined-sar ADC floating inverter 环形放大器 有效位
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