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pnpn结构器件模型的分析与模拟
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作者 曹俊诚 魏同立 +1 位作者 郑茳 吴金 《固体电子学研究与进展》 CAS CSCD 北大核心 1994年第1期65-69,共5页
将基本半导体方程归一化为奇异振动问题,采用渐近和数值技术,研究了pnpn结构器件模型解的分歧现象,确定了模型解唯一以及模型解出现S分歧的歧点,由此获得了J-U渐近解析表达式。实际例子表明,所获J-U的解析式与数值解结... 将基本半导体方程归一化为奇异振动问题,采用渐近和数值技术,研究了pnpn结构器件模型解的分歧现象,确定了模型解唯一以及模型解出现S分歧的歧点,由此获得了J-U渐近解析表达式。实际例子表明,所获J-U的解析式与数值解结果一致。 展开更多
关键词 半导体器件 器件模拟 pnpn结构
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发射激光脉冲用的高速pnpn闸流管的设计与制造
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作者 何德湛 《半导体技术》 CAS CSCD 北大核心 1999年第3期33-37,共5页
介绍了发射激光脉冲用的高速pnpn闸流管的设计、制造方法及参数测试结果。该器件可用于激光通信、引信(引爆)、测距、小型雷达、模拟射击、游戏枪、车辆防碰撞等方面,也可用于各种脉冲电源及脉冲开关。
关键词 激光脉冲 闸流管 高速pnpn闸流管 设计 制造工艺
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PNPN管原理在分析CMOS寄生效应中的应用
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作者 何德湛 《半导体技术》 CAS CSCD 北大核心 1990年第1期18-21,共4页
本文从四层器件PNPN管原理,分析了CMOS电路中寄生PNPN管效应的现象,从原理上指出,(1)输出端较易触发此寄生管效应的原因。(2)触发导通是从共基极触发方式转为共发射极触发。触发时,n沟源区(或P沟源区)受反向偏置,只有触发过后,才有大电... 本文从四层器件PNPN管原理,分析了CMOS电路中寄生PNPN管效应的现象,从原理上指出,(1)输出端较易触发此寄生管效应的原因。(2)触发导通是从共基极触发方式转为共发射极触发。触发时,n沟源区(或P沟源区)受反向偏置,只有触发过后,才有大电流流经此区。(3)版图没计中,输入端至地的保护两极管,为什么单独在一个小p阱上比与n沟源、漏区同在一个p阱上,能减少寄生效应。(4)在倒相器的I-V负阻闸流特性曲线中,输入端分别接V_(DD)和V_(ss)时,为什么会出现维持电流I_H数值会不相等现象,其相差值在10~50mA不等。在什么情况下才会相等。此外,文中还分析了其它一些问题。实验结果表明与分析是一致的。 展开更多
关键词 pnpn CMOS 寄生效应 可控硅
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北京地震台远震Pn、PnPn波分析
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作者 朱战斌 《地震地磁观测与研究》 2012年第5期49-54,共6页
在北京地震台NCDSN宽频带地震图集编辑工作中,发现Pn波在远至震中距16.8°的地震中仍然作为初至波被清晰记录,而PnPn波则延续至震中距30°左右仍以非常明显的震相特征被记录下来。
关键词 远震 PN波 pnpn 北京台走时表
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PnPn管原理在分析CMOS寄生效应中的应用
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作者 何德湛 《上海半导体》 1990年第1期9-12,共4页
关键词 pnpn CMOS 寄生效应
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Performance analysis of an in-built N^(+)pocket electrically doped TFET biosensor for biomedical applications
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作者 Chan Shan Qian-nan Wang Ying Liu 《Chinese Physics B》 2026年第2期668-678,共11页
An in-built N^(+)pocket electrically doped tunnel field-effect transistor(ED-TFET)-based biosensor has been reported for the first time.The proposed device begins with a PN junction structure with a control gate(CG)an... An in-built N^(+)pocket electrically doped tunnel field-effect transistor(ED-TFET)-based biosensor has been reported for the first time.The proposed device begins with a PN junction structure with a control gate(CG)and two polarity gates(PG1 and PG2).Utilizing the polarity bias concept,a narrow N^(+)pocket is formed between the source and channel without the need for additional doping steps,achieved through biasing PG1 and PG2 at-1.2 V and 1.2 V,respectively.This method not only addresses issues related to doping control but also eliminates constraints associated with thermal budgets and simplifies the fabrication process compared to traditional TFETs.To facilitate biomolecule sensing within the device,a nanogap cavity is formed in the gate dielectric by selectively etching a section of the polarity gate dielectric layer toward the source side.The investigation into the presence of neutral and charged molecules within the cavities has been conducted by examining variations in the electrical properties of the proposed biosensor.Key characteristics assessed include drain current,energy band,and electric field distribution.The performance of the biosensor is measured using various metrics such as drain current(I_(DS)),subthreshold swing(SS),threshold voltage(V_(TH)),drain current ratio(I_(ON)/I_(OFF)).The proposed in-built N^(+)pocket ED-TFET-based biosensor reaches a peak sensitivity of 1.08×10~(13)for a neutral biomolecule in a completely filled nanogap with a dielectric constant of 12.Additionally,the effects of cavity geometry and different fill factors(FFs)on sensitivity are studied. 展开更多
关键词 electrically doped label-free biosensors pnpn tunnel field-effect transistors(TFETs) sensitivity
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Design of two-terminal PNPN diode for high-density and high-speed memory applications
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作者 童小东 吴昊 +4 位作者 梁擎擎 钟会才 朱慧珑 赵超 叶甜春 《Journal of Semiconductors》 EI CAS CSCD 2014年第1期51-55,共5页
A vertical two-terminal silicon PNPN diode is presented for use in a high-density memory cell. The device design for high-speed operations was studied with experiments and calibrated simulations, which proves that the... A vertical two-terminal silicon PNPN diode is presented for use in a high-density memory cell. The device design for high-speed operations was studied with experiments and calibrated simulations, which proves that the proposed memory cell can be operated at nanosecond range. The static and dynamic power dissipations were also studied, which indicated the availability of the proposed memory cell for VLS1 applications. Moreover, the memory cell is compatible with CMOS process, has little impact from process variation, and has good reliability. 展开更多
关键词 pnpn diode memory cell HIGH-DENSITY
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CMOS集成电路闩锁效应的形成机理和对抗措施研究 被引量:11
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作者 钱敏 《苏州大学学报(自然科学版)》 CAS 2003年第4期31-38,共8页
以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集... 以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障. 展开更多
关键词 CMOS集成电路 闩锁效应 形成机理 对抗措施 反相器 双端pnpn结结构模型 可控硅
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CMOS集成电路抗闩锁策略研究 被引量:4
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作者 钱敏 黄秋萍 李文石 《集成电路应用》 2005年第2期10-14,共5页
以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集... 以反相器电路为例,介绍了CMOS集成电路的工艺结构;采用双端pnpn结结构模型,较为详细地分析了CMOS电路闩锁效应的形成机理;介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成,这是CMOS集成电路得到广泛应用的根本保障。 展开更多
关键词 CMOS集成电路 抗闩锁策略 闩锁效应 功耗 双端pnpn 可控硅
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CMOS工艺中抗闩锁技术的研究 被引量:6
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作者 朱琪 华梦琪 《电子与封装》 2014年第4期34-37,共4页
伴随着CMOS工艺技术的发展,CMOS电路已经成为VLSI制造中的主流,而CMOS器件特征尺寸的快速缩小和CMOS电路的广泛应用,使得CMOS电路中的latch-up效应引起的可靠性问题也越来越受到大家的重视。阐述了CMOS工艺中闩锁的概念、原理及其给电... 伴随着CMOS工艺技术的发展,CMOS电路已经成为VLSI制造中的主流,而CMOS器件特征尺寸的快速缩小和CMOS电路的广泛应用,使得CMOS电路中的latch-up效应引起的可靠性问题也越来越受到大家的重视。阐述了CMOS工艺中闩锁的概念、原理及其给电路的可靠性带来的严重后果,深入分析了产生闩锁效应的条件、触发方式,并针对所分析的闩锁原因从版图设计、工艺改良、电路应用三个方面提出了一些防闩锁的优化措施,以满足和提高CMOS电路的可靠性要求。 展开更多
关键词 闩锁 寄生BJT pnpn结构
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间接耦合光电探测结构光致负阻效应的物理模型 被引量:7
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作者 陈长清 何民才 +1 位作者 辛火平 陈炳若 《武汉大学学报(自然科学版)》 CSCD 1994年第3期55-60,共6页
系统地报道和探讨了在研究间接耦合光电探测结构光致负阻特性中所发现的一系列实验现象.在对这些实验现象综合分析的基础之上,提出了一种由一横向PNPN四重结构与一纵向NPN管相互作用所产生的负阻效应的新模型.利用负阻峰域载... 系统地报道和探讨了在研究间接耦合光电探测结构光致负阻特性中所发现的一系列实验现象.在对这些实验现象综合分析的基础之上,提出了一种由一横向PNPN四重结构与一纵向NPN管相互作用所产生的负阻效应的新模型.利用负阻峰域载流子特殊的输运机制,设计和研制出了上升、下降时间均为2ns左右,内部电流增益大于30倍的硅光电探测单元器件. 展开更多
关键词 光致负阻 间接耦合 光电探测器件
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利用微电子测试图形研究CMOS IC的锁定效应
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作者 林英 贺德洪 桂力敏 《华东师范大学学报(自然科学版)》 CAS CSCD 1993年第3期44-53,共10页
体硅CMOS IC内不可避免地存在着寄生pnpn四层结构,在一定条件下,导致器件闭锁失效.本文结合专门用于研究CMOSIC内锁定的微电子测试图形,对以设计、工艺制备的一系列组合测试结构,进行测试,并对锁定现象作对比分析,提出了优化设计的途径.
关键词 微电子 测试结构 CMOS IC 锁定
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A vertically integrated capacitorless memory cell
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作者 童小东 吴昊 +2 位作者 赵利川 王明 钟汇才 《Journal of Semiconductors》 EI CAS CSCD 2013年第8期65-69,共5页
A two-port capacitorless PNPN device with high density,high speed and low power memory fabricated using standard CMOS technology is presented.Experiments and calibrated simulations were conducted which prove that this... A two-port capacitorless PNPN device with high density,high speed and low power memory fabricated using standard CMOS technology is presented.Experiments and calibrated simulations were conducted which prove that this new memory cell has a high operation speed(ns level),large read current margin(read current ratio of 10~4×),low process variation,good thermal reliability and available retention time(190 ms).Furthermore,the new memory cell is free of the cyclic endurance/reliability problems induced by hot-carrier injection due to the gateless structure. 展开更多
关键词 pnpn diode two-port cross-point
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