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Lottery Bus的设计与实现 被引量：2
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作者 潘杰 胡丹 张志敏 《微电子学与计算机》 CSCD 北大核心 2005年第7期76-78,共3页
为了提高SoC内部总线的性能,优化总线架构。文章提出了一种新颖的LotteryBus总线机制。通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制。并且设计和实现了一个4-Masters的Lot-teryBus用于龙芯SoC内部高速总线... 为了提高SoC内部总线的性能,优化总线架构。文章提出了一种新颖的LotteryBus总线机制。通过将其与静态优先级及时分复用总线进行比较,介绍了它的特点及其仲裁机制。并且设计和实现了一个4-Masters的Lot-teryBus用于龙芯SoC内部高速总线的改进,功能仿真和FPGA验证证明这一总线机制的可行性和正确性。 展开更多
关键词 lotterybus 静态优先级 时分复用 龙芯SoC 线性反馈移位寄存器
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