基于硬件描述语言的MP3解码器仿真平台的搭建以及IP Core的重用

1

作者 陈艳 赵歆 李平 《现代电子技术》 2004年第15期82-83,93,共3页

开发基于硬件描述语言的 MP3解码器 ,首要的问题是要搭建一个能被很好地掌握控制的仿真平台。仿真平台包括仿真输入平台和仿真输出平台。在仿真输入平台中 ,构造了 2个模块 ,一个是用来存储 MP3音频文件的 ROM模块 ,另一个是控制器模块 ... 开发基于硬件描述语言的 MP3解码器 ,首要的问题是要搭建一个能被很好地掌握控制的仿真平台。仿真平台包括仿真输入平台和仿真输出平台。在仿真输入平台中 ,构造了 2个模块 ,一个是用来存储 MP3音频文件的 ROM模块 ,另一个是控制器模块 ,其功能是把 RO M中的数据以串行数据流的方式送到解码器模块中去。其中 ,在构造 RO M模块时 ,采用了 IP 展开更多

关键词 硬件描述语言 MP3解码器 仿真平台 ip core的重用

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FAST角点检测算法IP的软硬件协同测试系统

2

作者 牛致远 邓杰 +1 位作者 冯冲 施展 《佳木斯大学学报(自然科学版)》 2025年第9期5-8,20,共5页

随着SoC设计中IP核数量迅速增加,传统测试方法在成本和验证周期方面面临挑战。为提高图像算法IP核测试的效率与准确性,构建了一种基于FPGA异构计算的软硬件协同物理测试系统。系统以ZYNQ7100芯片为核心,构建软硬协同验证框架:在ARM端部... 随着SoC设计中IP核数量迅速增加,传统测试方法在成本和验证周期方面面临挑战。为提高图像算法IP核测试的效率与准确性,构建了一种基于FPGA异构计算的软硬件协同物理测试系统。系统以ZYNQ7100芯片为核心,构建软硬协同验证框架:在ARM端部署Linux系统并集成OpenCV库生成标准测试数据,借助AXI总线实现IP物理测试数据采集。所设计系统以FAST角点检测IP电路为目标进行验证,结果显示,在ZYNQ平台上实现3.22倍加速,准确率与召回率均超过95%。该系统在提高测试效率的同时,具备良好的工程实用性与优化策略参考价值。 展开更多

关键词 软硬件协同 ip核测试 FAST角点检测 异构计算

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复用NoC测试SoC内嵌IP芯核的测试规划研究 被引量：2

3

作者 赵建武 师奕兵 王志刚 《计算机工程与应用》 CSCD 北大核心 2010年第15期60-63,101,共5页

测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划... 测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划的无拥塞路由算法和测试扫描链优化配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络测试平台,用于片上网络性能参数、路由算法以及基于片上网络的SoC芯片测试方法的分析评估。 展开更多

关键词 片上网络 微系统芯片 内嵌ip芯核 测试规划

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USB3.0设备控制器IP核OUT端点测试平台的研究与实现 被引量：10

4

作者 吴从中 彭乐 +1 位作者 王亚君 尹夕振 《电子测量与仪器学报》 CSCD 2012年第7期646-651,共6页

从一款自主研发的USB3.0设备控制器IP核出发,完成USB3.0设备控制器IP核OUT端点模块3种传输模式(批量传输、中断传输和等时传输)的功能验证。通过Verilog语言搭建一个完整的OUT端点测试平台,测试平台包括USB3.0设备控制器IP核、主机模块... 从一款自主研发的USB3.0设备控制器IP核出发,完成USB3.0设备控制器IP核OUT端点模块3种传输模式(批量传输、中断传输和等时传输)的功能验证。通过Verilog语言搭建一个完整的OUT端点测试平台,测试平台包括USB3.0设备控制器IP核、主机模块(包参数产生模块、包产生模块、链路命令产生模块、包检测模块及链路命令检测模块)和应用核模块。实验测试结果与USB3.0 OUT端点3种传输模式的协议规范完全符合。该平台能够对USB3.0设备控制器IP核OUT端点的3种传输方式进行全方位的功能验证。 展开更多

关键词 USB3.0设备控制器 ip核 OUT端点 测试平台 功能验证

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RISC结构的IP核验证与测试 被引量：2

5

作者 金西 丁文祥 贠超 《半导体技术》 CAS CSCD 北大核心 2003年第11期32-35,共4页

以一个8位的RISC体系的CPU核为例,介绍了如何将IC设计中的IPCore和FPGA两项技术结合起来,并给出了IP核模块的验证与测试的方法。

关键词 RISC结构 ip核 验证测试 集成电路 SOC芯片

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复用NoC测试IP芯核测试存取链优化配置 被引量：1

6

作者 赵建武 师奕兵 王志刚 《微电子学》 CAS CSCD 北大核心 2009年第6期874-878,共5页

论述了层次型IP芯核不同测试模式之间的约束关系,给出了层次型IP芯核的测试壳结构,提出了一种复用片上网络测试内嵌IP芯核的启发式测试存取链优化配置方法。该方法可有效减小测试数据分组数量和被测芯核的测试时间。使用片上网络测试平... 论述了层次型IP芯核不同测试模式之间的约束关系,给出了层次型IP芯核的测试壳结构,提出了一种复用片上网络测试内嵌IP芯核的启发式测试存取链优化配置方法。该方法可有效减小测试数据分组数量和被测芯核的测试时间。使用片上网络测试平台,在测试基准电路集ITC’02中的基准电路p22810上进行了实验验证。 展开更多

关键词 微系统芯片 片上网络 层次型ip芯核 测试壳 测试存取链配置

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一种基于遗传算法的多IP核并行测试方法 被引量：2

7

作者 谈恩民 贾亚平 《微电子学与计算机》 CSCD 北大核心 2017年第1期71-75,共5页

针对现有SoC测试方法所需测试时间过长的问题,提出了一种基于遗传算法的多IP核并行测试方法.该方法主要是在功耗约束的情况下,通过遗传算法将尽可能多的IP核的测试数据压缩,即IP核的测试数据相同的位接到同一根总线数据位,使每次并行测... 针对现有SoC测试方法所需测试时间过长的问题,提出了一种基于遗传算法的多IP核并行测试方法.该方法主要是在功耗约束的情况下,通过遗传算法将尽可能多的IP核的测试数据压缩,即IP核的测试数据相同的位接到同一根总线数据位,使每次并行测试的IP核数量达到最大.此方法不仅可以减少测试数据集的大小,且能够减少对总线位宽的需求.通过应用遗传算法对所建立测试数据求取最佳测试方案的仿真,证明了该方法是可行的,且能够极大缩短测试时间. 展开更多

关键词 SOC测试 遗传算法 ip核 并行测试

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基于SOPC的边界扫描测试控制器IP核设计 被引量：5

8

作者 陈圣俭 郑伟东 +2 位作者 张开孝 王晋阳 阳智 《计算机测量与控制》 CSCD 北大核心 2010年第1期23-25,28,共4页

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产... 在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。 展开更多

关键词 IEEE1149.1 边界扫描控制器 SOPC ip核

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基于Wishbone总线结构的情景式IP核测试方案 被引量：1

9

作者 周俊 张金艺 《上海大学学报（自然科学版）》 CAS CSCD 北大核心 2005年第5期460-464,471,共6页

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流.该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案.通过对该方案应用于实际项目后... 随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流.该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案.通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率. 展开更多

关键词 SOC ip核测试 Wishbone总线结构 情景式 测试覆盖率 测试激励效率

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基于Vivado HLS的FFTIP核设计与实现 被引量：5

10

作者 张俊涛 付芳琪 曹梦娜 《电子器件》 CAS 北大核心 2016年第2期374-378,共5页

研究基于Xilinx高层次综合工具HLS设计FFT IP核的新方法,并在Zynq平台上搭建音频频谱显示系统用于对设计的FFT IP核进行测试。首先用MATLAB生成1 024点FFT算法所需要的旋转因子,然后用C语言编写FFT算法程序后经HLS综合成IP核并进行了两... 研究基于Xilinx高层次综合工具HLS设计FFT IP核的新方法,并在Zynq平台上搭建音频频谱显示系统用于对设计的FFT IP核进行测试。首先用MATLAB生成1 024点FFT算法所需要的旋转因子,然后用C语言编写FFT算法程序后经HLS综合成IP核并进行了两次优化,与优化前相比延迟时间节省了19%到40%,LUT资源节省18.5%。测试结果表明,所设计的FFT IP能够成功地实现音频信号的频谱分析。 展开更多

关键词 高层次综合 FFT ip核 设计 频谱 测试

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用内建自测试(BIST)方法测试IP核 被引量：5

11

作者 赵尔宁 邵高平 《微计算机信息》 北大核心 2005年第4期134-135,17,共3页

近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼... 近几年基于预定制模块IP(Intellectual Property)核的SoC(片上系统)技术得到快速发展,各种功能的IP核可以集成在一块芯片上,从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难,传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试,介绍了广泛应用于IP核测试的方法—内建自测试(Built-In Self Test)方法,强调了面向IP测试的IP核设计有关方法。 展开更多

关键词 ip核 内建自测试BIST 测试外壳(wrapper)

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误码测试IP核的设计 被引量：1

12

作者 刘江 汪涛 刘洛琨 《电讯技术》 2005年第5期143-146,共4页

提出了一种误码测试IP核的设计方案,可嵌入通信系统,作为系统自检单元的一部分完成系统的误码测试。通过IP核内置的异步串行接口,计算机可以对IP核进行参数配置,并读取误码数据进行性能分析。文中介绍了误码测试IP核结构和关键技术的实... 提出了一种误码测试IP核的设计方案,可嵌入通信系统,作为系统自检单元的一部分完成系统的误码测试。通过IP核内置的异步串行接口,计算机可以对IP核进行参数配置,并读取误码数据进行性能分析。文中介绍了误码测试IP核结构和关键技术的实现,最后给出了计算机上测试软件的开发方法。 展开更多

关键词 通信系统 设计 误码测试 ip核 FPGA

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数字IP芯核的多特征比较内建自测试方法(英文) 被引量：2

13

作者 谢永乐 王玉文 陈光 《四川大学学报（工程科学版）》 EI CAS CSCD 北大核心 2006年第6期153-158,共6页

由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方... 由于不确知那些不属于IP芯核测试集的测试矢量的无故障响应,造成在伪随机测试下测试者无法获取被测IP芯核的无故障特征,上述事实构成了测试数字IP芯核的挑战之一。基于多特征检验原理,研究了适用于数字IP芯核的内建自测试(B IST)实现方法———MSCB IST。分析了多特征比较的故障混叠概率,并给出了其近似值。通过执行芯片上的多特征检查,显著降低了故障的潜隐性。MSCB IST无需存储多个无故障特征,支持并行的测试和特征检查,可以显著减少功能测试中的测试时间和降低故障混叠的概率。MSCB IST既可以用于确定性测试,也可以用于伪随机测试。 展开更多

关键词 ip芯核 内建自测试 伪随机测试 测试响应压缩

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基于猴群算法的3D NoC IP核测试优化方法 被引量：1

14

作者 许川佩 陈玄 《微电子学与计算机》 北大核心 2019年第1期22-26,31,共6页

如何对三维片上网络(three Dimensional Network-on-Chip,3DNoC)资源内核的测试进行优化以缩短测试时间,提高资源利用率是当前3DNoC测试面临的主要问题之一.本文针对3DNoC IP核测试优化问题,开展TSV位置与IP核测试数据分配方案协同优化... 如何对三维片上网络(three Dimensional Network-on-Chip,3DNoC)资源内核的测试进行优化以缩短测试时间,提高资源利用率是当前3DNoC测试面临的主要问题之一.本文针对3DNoC IP核测试优化问题,开展TSV位置与IP核测试数据分配方案协同优化研究.在带宽、功耗和TSV数量约束下,将TSV位置方案和IP核测试数据分配方案作为寻优变量,采用猴群算法进行寻优.算法通过爬和望跳过程进行局部搜索并结合翻过程在不同领域进行搜索从而找到最优解,加入精英保留策略以确保算法收敛性,使算法搜索结果更为准确.以ITC’02电路为实验对象,实验结果表明,该算法能够有效地优化3DNoC资源分配,缩短测试时间,提高资源利用率. 展开更多

关键词 三维片上网络 ip核测试优化 猴群算法

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用于数模混合电路中ADC测试的IP核设计 被引量：1

15

作者 谈恩民 贾亚平 《微电子学》 CAS CSCD 北大核心 2016年第6期849-853,共5页

针对片上系统(SoC)中模数转换器(ADC)的测试,提出了一种测试IP核结构。IP核主要由模拟信号源、换位器和标准数模转换器(DAC)等组成,能够根据设计者不同的需求选择不同的测试方案。针对ADC的低位呆滞故障以及跳变故障的检测,提出了一种... 针对片上系统(SoC)中模数转换器(ADC)的测试,提出了一种测试IP核结构。IP核主要由模拟信号源、换位器和标准数模转换器(DAC)等组成,能够根据设计者不同的需求选择不同的测试方案。针对ADC的低位呆滞故障以及跳变故障的检测,提出了一种新的检测方法,解决了ADC低位故障检测困难的问题,该方法还可以用于对电压稳定度以及噪声的测量。通过对IP核数字电路部分的设计与仿真,证明IP核是可行的。 展开更多

关键词 ip核 模数转换器 片上系统 混合电路测试 噪声测量

原文传递

IP网络设备多业务叠加测试方法探讨

16

作者 陈华南 王素彬 徐爱锋 《电信科学》 北大核心 2014年第5期160-164,共5页

从通信产业的发展趋势出发,分析了IP网络设备选型测试需求变化,阐述了目前传统测试方法的局限性。参照运营商未来业务的演变,以核心路由器为例阐述了多业务叠加测试模型的建立及具体实现过程,提出了IP网络设备多业务叠加测试的新方法。... 从通信产业的发展趋势出发,分析了IP网络设备选型测试需求变化,阐述了目前传统测试方法的局限性。参照运营商未来业务的演变,以核心路由器为例阐述了多业务叠加测试模型的建立及具体实现过程,提出了IP网络设备多业务叠加测试的新方法。最后通过与传统单项测试的效果进行比较,为运营商IP网络设备测试提供了一种更为有效的可行方法。 展开更多

关键词 ip网络设备 核心路由器 多业务叠加 测试方法

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40Gb/s交换IP软核验证和测试

17

作者 李宥谋 《微电子学与计算机》 CSCD 北大核心 2006年第7期119-121,124,共4页

研究40Gb/s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定,适应性强,达到了交换IP软核的设计要求。形成了具有自主知识产权的40... 研究40Gb/s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定,适应性强,达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb/s交换IP软核。 展开更多

关键词 ip软核 软核验证 性能测试

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基于IEEE 1500标准的IP核内建自测试设计 被引量：4

18

作者 冷冰 谈恩民 《国外电子测量技术》 2015年第9期75-80,共6页

针对内建自测试(BIST)技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的... 针对内建自测试(BIST)技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。 展开更多

关键词 ip核测试 内建自测试 IEEE 1500标准

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SOC嵌入式数字IP核通用测试方法 被引量：6

19

作者 马昕煜 徐瀚洋 王健 《微电子学与计算机》 北大核心 2019年第2期26-30,共5页

本文基于IEEE标准设计了一种通用的、低成本的嵌入式IP核测试方法.该方法通过仅重新定义待测IP的端口数量和名称,即可完成各种数字IP核测试电路设计以及集成,该方法支持IEEE1500标准中的所定义的全部11条通用指令所对应的工作模式,以此... 本文基于IEEE标准设计了一种通用的、低成本的嵌入式IP核测试方法.该方法通过仅重新定义待测IP的端口数量和名称,即可完成各种数字IP核测试电路设计以及集成,该方法支持IEEE1500标准中的所定义的全部11条通用指令所对应的工作模式,以此来提供丰富的IP核测试控制以及观测模式;测试软件兼容符合IEEE1687的测试数据,可做到无需修改测试图形文件即可自动完成测试、提取诊断信息.为了验证本方法的有效性,我们在FPGA上实现并测试了多种异构IP核和大量的同构IP核,在整个测试过程中,该测试方法在保证支持国际主流测试标准、具有较高的测试自动化程度的同时,利用其通用性简化了数字IP核的测试集成和复用过程. 展开更多

关键词 IEEE1500 IEEE1687 ip核测试 RAM

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基于遗传算法的IP核测试调度优化 被引量：1

20

作者 邬毅松 谈恩民 《计算机系统应用》 2011年第8期181-183,共3页

测试调度能够很好的减少测试时间和降低测试成本。通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响。为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调... 测试调度能够很好的减少测试时间和降低测试成本。通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响。为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间。通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方案良好的优化效果,实现了IP核测试调度的可靠性和经济性。 展开更多

关键词 ip核 并行测试 遗传算法 测试调度

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