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利用HDL Coder完成红外探测器图像死点的替换 被引量:1
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作者 唐立梅 陈莲娜 《红外》 CAS 2012年第5期36-41,共6页
利用HDL Coder工具从基于simulink模块的设计中生成可综合的硬件描述语言,并用FPGA实现红外探测器图像数据流的死点替换。以非致冷红外探测器成像系统中的死点替换为例,阐述了这一开发流程。将开发的关注点从HDL代码的底层编写转移到系... 利用HDL Coder工具从基于simulink模块的设计中生成可综合的硬件描述语言,并用FPGA实现红外探测器图像数据流的死点替换。以非致冷红外探测器成像系统中的死点替换为例,阐述了这一开发流程。将开发的关注点从HDL代码的底层编写转移到系统构架算法和仿真等更高级别的设计上来,提高了开发效率,并且取得了很好的图像处理效果。 展开更多
关键词 hdl coder 红外图像 死点替换 非均匀性校正
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基于Simulink HDL Coder的跳频通信系统设计与实现 被引量:2
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作者 杜广超 孙慧慧 +1 位作者 杨云升 杨志飞 《无线电通信技术》 2016年第5期96-98,共3页
针对目前FPGA程序开发中模型开发方式应用较少的现状,基于simulink模型设计了跳频通信系统,利用simulink HDL Coder将跳频通信系统simulink仿真模型转换为HDL代码,在ISE中编译生成bit文件后加载到FPGA芯片之中,在FPGA信号处理板上实现... 针对目前FPGA程序开发中模型开发方式应用较少的现状,基于simulink模型设计了跳频通信系统,利用simulink HDL Coder将跳频通信系统simulink仿真模型转换为HDL代码,在ISE中编译生成bit文件后加载到FPGA芯片之中,在FPGA信号处理板上实现了话音的实时通信。对基于simulink模型实现FPGA算法方法的优缺点进行了分析,对FPGA算法开发实现和simulink HDL Coder的推广应用具有一定的指导意义。 展开更多
关键词 SIMULINK hdl coder 跳频 FPGA
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基于Verilog HDL设计线性分组编译码器
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作者 崔鹏 李岩 《哈尔滨理工大学学报》 CAS 2007年第3期55-57,61,共4页
针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路... 针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路的实现,大大减少了设计人员的工作量,提高了设计的准确性和效率. 展开更多
关键词 VERILOG hdl 自底向上 自顶向下 线性分组码编译码器
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MATLAB高层次综合工具性能探究 被引量:1
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作者 陈书祺 占薇 +2 位作者 刘益巧 徐龙洁 陈鑫 《电子器件》 CAS 北大核心 2022年第3期682-687,共6页
随着高层次综合工具的快速发展,越来越多的人直接使用C、C++等高级语言来进行集成电路设计以缩短开发周期。虽然大部分高层次综合设计基于Xilinx Vivado HLS工具实现,但其主要被硬件开发工程师所熟悉,而MATLAB具有运算能力强、语法简单... 随着高层次综合工具的快速发展,越来越多的人直接使用C、C++等高级语言来进行集成电路设计以缩短开发周期。虽然大部分高层次综合设计基于Xilinx Vivado HLS工具实现,但其主要被硬件开发工程师所熟悉,而MATLAB具有运算能力强、语法简单易于学习掌握、应用范围广等优势,被众多算法工程师所接受,因此MATLAB高层次综合工具也具有非常宽广的应用前景。为了探究基于MATLAB的高层次综合工具的设计效率,本文基于MATLAB的高层次综合工具,完成了加法器、比较器、四选一数据选择器、乘法器这些基础运算模块的设计。随后,在Xilinx Vivado开发环境中,将高层次综合设计与传统寄存器传输级(RTL)设计进行了性能对比,使用MATLAB进行高层次综合设计功耗变化程度在-5%~10%区间,面积使用量约增加5%,时序改变程度则是-14%~17%。 展开更多
关键词 MATLAB 高层次综合 hdl coder VERILOG
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利用FPGA实现HDB3编解码功能 被引量:5
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作者 朱勤为 唐宁 赵明剑 《电子设计工程》 2009年第12期76-79,共4页
HDB3(三阶高密度双极性)码具有无直流分量、低频成分少、连零个数不超过3个、便于提取时钟信号等特点。通过对HDB3编解码原理进行分析和研究,提出一种基于FPGA的HDB3编解码实现方法,给出Verilog HDL语言的实现方法和仿真波形,完成硬件... HDB3(三阶高密度双极性)码具有无直流分量、低频成分少、连零个数不超过3个、便于提取时钟信号等特点。通过对HDB3编解码原理进行分析和研究,提出一种基于FPGA的HDB3编解码实现方法,给出Verilog HDL语言的实现方法和仿真波形,完成硬件电路的设计和测试,采用该方法设计的HDB3编解码器已应用于相关实验设备中。 展开更多
关键词 HDB3编码 HDB3解码 FPGA VERILOG hdl
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RS(15,9)编码器IP Core的实现 被引量:1
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作者 董怀玉 余宁梅 +3 位作者 高勇 刘高辉 牛兰奇 陈静瑾 《西安理工大学学报》 CAS 2004年第1期82-86,共5页
RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语... RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2m)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用VerilogHDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。 展开更多
关键词 RS码 编码器 IP CORE VERILOG hdl
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基于FPGA的测井系统中1553B总线编解码器设计 被引量:2
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作者 杨存祥 张晓辉 石军 《计算机测量与控制》 CSCD 北大核心 2010年第2期454-456,共3页
针对测井中地面系统与井下仪器通信的可靠性差,设计了用于井下仪器与地面系统进行通信的MIL-STD-1553B总线通信接口电路,实现了曼彻斯特编码、解码技术;在Libero开发环境中,用Modelsim进行时序仿真,并用综合工具Synplify对设计进行综合... 针对测井中地面系统与井下仪器通信的可靠性差,设计了用于井下仪器与地面系统进行通信的MIL-STD-1553B总线通信接口电路,实现了曼彻斯特编码、解码技术;在Libero开发环境中,用Modelsim进行时序仿真,并用综合工具Synplify对设计进行综合、优化,最后在FPGA上实现编解码技术,提高了测井系统通信的实时性、可靠性。 展开更多
关键词 曼彻斯特编解码 1553B总线 FPGA DSP VERILOG hdl
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基于模型的设计思想加速电梯控制算法开发 被引量:4
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作者 俞张辉 张自强 顾美康 《电子科技》 2011年第8期28-30,共3页
采用基于模型的思想,实现了电梯控制算法的设计。在Matlab/Simulink环境中建模、测试,并自动生成了电梯控制的VHDL代码,并在Quartus环境下进行了逻辑和功能仿真。仿真结果表明,相对于传统嵌入式系统开发,基于模型设计是更快速、有效的方... 采用基于模型的思想,实现了电梯控制算法的设计。在Matlab/Simulink环境中建模、测试,并自动生成了电梯控制的VHDL代码,并在Quartus环境下进行了逻辑和功能仿真。仿真结果表明,相对于传统嵌入式系统开发,基于模型设计是更快速、有效的方法,缩短了算法开发周期。 展开更多
关键词 模型设计 电梯控制 自动生成代码 hdlcoder
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基于模型的安全比较核设计
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作者 刘明端 穆建成 +1 位作者 马连川 尚麟宇 《沈阳建筑大学学报(自然科学版)》 CAS 北大核心 2011年第4期792-797,共6页
目的研究安全比较核的结构,并应用于2乘2取2结构的安全系统.方法利用Simu-link和其相关工具对安全比较核进行建模与验证,使用Simulink HDL Coder对所建模型进行自动代码生成,将生成的代码和工程应用于Altera Cyclone II系列的EP2C5T144... 目的研究安全比较核的结构,并应用于2乘2取2结构的安全系统.方法利用Simu-link和其相关工具对安全比较核进行建模与验证,使用Simulink HDL Coder对所建模型进行自动代码生成,将生成的代码和工程应用于Altera Cyclone II系列的EP2C5T144芯片进行实物测试,在FPGA上将其实现基于模型的设计.结果便于产品的修改和维护.设计过程不需要编写代码,相比于传统的设计方法节省了近50%的时间,有着更高的可靠性,并且在FPGA资源的消耗上减少了约10%.结论基于模型的设计方法在设计流程的任何阶段都可以对模型进行修改,而不会影响之前的工作,有着极高的效率.标准化的自动代码生成也保证了其可靠性.该设计方法有很强的应用价值. 展开更多
关键词 SIMULINK hdl coder FPGA 2乘2取2 安全比较核
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