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一种基于灵活型H树的混合时钟树设计方法学
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作者 孙路 牛佳 何鸥 《中国集成电路》 2018年第12期49-54,共6页
随着工艺节点不断演进,越来越多的功能模块被集成到更小的芯片尺寸中。然而,考虑到多工艺角下的工艺偏差等效应,传统的时钟树综合技术得到的时钟树结构将引入更多时序违反,从而限制了芯片性能的进一步提升。本文提出了一种基于Cadence... 随着工艺节点不断演进,越来越多的功能模块被集成到更小的芯片尺寸中。然而,考虑到多工艺角下的工艺偏差等效应,传统的时钟树综合技术得到的时钟树结构将引入更多时序违反,从而限制了芯片性能的进一步提升。本文提出了一种基于Cadence公司灵活型H树的混合时钟设计方法学,以提高工艺抗敏感性,缩短总体时钟延迟时间,来缓解负面效应的影响。本文基于GlobalFoundries 7nm低功耗工艺库和ARM Cortex-A53 CPU核心进行了实验,结果表明该设计方法相比于传统CTS结果能显著提高时钟树质量。 展开更多
关键词 时钟树综合 H型树 工艺偏差 gf7lp Cortex-A53
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