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基于CPU-FPGA的SoC实验系统设计
1
作者 王丽杰 钱俊宏 +4 位作者 何俊峰 王蕊 贺媛 刘凤敏 张彤 《吉林大学学报(信息科学版)》 2025年第3期518-523,共6页
针对现有微电子与集成电路专业课程大多以理论为主,缺少仿真实验,FPGA(Field Progra mmable Gate Array)实操类实验项目严重不足的问题,设计了一套基于CPU(Central Processing Unit)-FPGA的SoC(System on Chip)实验系统。利用ModelSim... 针对现有微电子与集成电路专业课程大多以理论为主,缺少仿真实验,FPGA(Field Progra mmable Gate Array)实操类实验项目严重不足的问题,设计了一套基于CPU(Central Processing Unit)-FPGA的SoC(System on Chip)实验系统。利用ModelSim等仿真工具,以FPGA为开发平台实现CPU系统功能。以RISC-V(Reduced Instruction Set Computer)精简指令集为该CPU的指令集,以模块化为设计思想,从微处理器的局部到总体设计5级流水线CPU。系统融合了软硬件开发,能激发学生的学习兴趣。搭建的实验平台逐步实现CPU的配置与指令集至整个CPU的架构、编程、仿真、下载与调试,使学生对FPGA实现集成电路系统设计有深入理解,有助于专业理论课程的学习。通过将OBE(Outcomes-Based Education)教学理论应用于集成电路EDA(Electronic Design Automation)课程的仿真实验结果表明,这种设计方法与内容适用于产学研相结合,并能提高学生创新创业能力。 展开更多
关键词 中央处理器 现场可编程门阵列 实验系统 流水线技术
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基于高性能FPGA的合并单元设计与实现 被引量：9
2
作者 牟涛 任志航 +3 位作者 樊占峰 赵应兵 郝威 王楠 《电力系统保护与控制》 EI CSCD 北大核心 2016年第19期128-132,共5页
介绍了在合并单元功能实现中FPGA高实时性、高精度、高可靠性的应用,重点介绍了采用FPGA实现合并单元点对点SV报文收发的方法,通过FPGA实现合并单元时间同步及守时的原理及方法。在点对点SV报文收发过程中,FPGA控制DM9000C,将接收到的S... 介绍了在合并单元功能实现中FPGA高实时性、高精度、高可靠性的应用,重点介绍了采用FPGA实现合并单元点对点SV报文收发的方法,通过FPGA实现合并单元时间同步及守时的原理及方法。在点对点SV报文收发过程中,FPGA控制DM9000C,将接收到的SV报文放在FIFO中缓存,并通过内部定时器对接收的报文打时标,在SV报文接收的间隙,FPGA配合CPU精确地控制SV报文的发送时间,保证其离散性控制在100 ns以内。在对时状态下,通过FPGA解析B码和和1588对时信息,保持合并单元的时间同步,并采用跟随算法记录秒脉冲时间间隔。在丢失外部同步信号时,FPGA时间同步模块无缝切换到守时状态,并能在长时间内保证合并单元的守时精度。 展开更多
关键词 合并单元 fpga IEC61850 时钟同步 点对点SV
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FFT算法的一种FPGA实现 被引量：7
3
作者 田丰 邓建国 +1 位作者 贾治华 李斌 《现代电子技术》 2005年第8期97-100,共4页
FFT运算在OFDM系统中起调制和解调的作用。针对OFDM系统中FFT运算的要求,研究了一种易于FPGA实现的FFT处理器的硬件结构。接收单元采用乒乓RAM结构,扩大了数据吞吐量。中间数据缓存单元采用双口RAM,减少了访问RAM的时钟消耗。计算单元... FFT运算在OFDM系统中起调制和解调的作用。针对OFDM系统中FFT运算的要求,研究了一种易于FPGA实现的FFT处理器的硬件结构。接收单元采用乒乓RAM结构,扩大了数据吞吐量。中间数据缓存单元采用双口RAM,减少了访问RAM的时钟消耗。计算单元采用基2算法,流水线结构,可在4个时钟后连续输出运算结果。各个单元协调一致的并行工作,提高了系统时钟频率,达到了高速处理。采用块浮点机制,动态扩大数据范围,在速度和精度之间得到折衷。模块化设计,易于实现更多点数的FFT运算。 展开更多
关键词 FFT fpga 蝶型运算 乒乓RAM结构
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基于FPGA的数字化变电站电压并列与切换设计 被引量：9
4
作者 黄灿 郑建勇 梅军 《电力系统保护与控制》 EI CSCD 北大核心 2010年第22期196-199,共4页
提出了一种在合并单元内通过逻辑判别机制控制母线电压并列与切换的方法。电压并列与切换是单母分段或双母线接线变电站中保证供电可靠性的重要手段,基于常规变电站中电压并列与切换的模拟逻辑电路,给出了一种在数字化变电站中通过判别... 提出了一种在合并单元内通过逻辑判别机制控制母线电压并列与切换的方法。电压并列与切换是单母分段或双母线接线变电站中保证供电可靠性的重要手段,基于常规变电站中电压并列与切换的模拟逻辑电路,给出了一种在数字化变电站中通过判别相关刀闸的位置状态控制电压并列与切换,并在故障时发送告警信息的方案。该方案根除了常规变电站中硬件并列或切换装置由于继电器辅助接点接触不良而带来的一系列问题,避免了利用微机保护完成软并列或切换时对保护硬件资源的占用,实现了系统功能构架的模块化。设计了一种基于FPGA与ARM的合并单元样机,在FPGA中通过预先设定的逻辑判别机制实现二次电压的并列与切换,仿真结果验证了方案的正确性和可行性。 展开更多
关键词 数字化变电站 电压并列 电压切换 合并单元 现场可编程门阵列
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基于FPGA的智能合并单元设计仿真 被引量：5
5
作者 岳芸 朱超 +1 位作者 郑建勇 梅军 《中国电力》 CSCD 北大核心 2010年第12期35-39,共5页
面向智能变电站信息数字化、功能集成化、结构紧凑化的要求,通过分析IEC 60044-8,IEC61850-9-1/2标准,设计了一种集数据接收、同步、处理、通信等功能于一体的电子式互感器智能合并单元。利用现场可编程门阵列(FPGA)丰富的I/O口、快速... 面向智能变电站信息数字化、功能集成化、结构紧凑化的要求,通过分析IEC 60044-8,IEC61850-9-1/2标准,设计了一种集数据接收、同步、处理、通信等功能于一体的电子式互感器智能合并单元。利用现场可编程门阵列(FPGA)丰富的I/O口、快速的可行性和可扩展性,实现了采集器与合并单元的数据接收,并且通过Lagrange插值算法实现多路数据的同步;同步数据通过有限脉冲(FIR)滤波和先进先出(FIFO)排序处理后,在FPGA中以FT3帧格式串口发送。本设计通过硬件VHDL语言,运用Altera公司的QuartusⅡ进行开发工作,并利用该软件自带的仿真工具验证了本设计的可行性。 展开更多
关键词 智能变电站 电子式互感器 智能合并单元 fpga
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异步CORDIC处理器设计与FPGA原型验证 被引量：5
6
作者 但永平 邹雪城 刘政林 《华中科技大学学报（自然科学版）》 EI CAS CSCD 北大核心 2008年第1期15-18,共4页
提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手... 提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期. 展开更多
关键词 异步电路 坐标旋转数字处理器 现场可编程门阵列 握手单元 延时匹配
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一种基于FPGA&DSP合并单元的实现方案 被引量：7
7
作者 谢经东 李红斌 +1 位作者 刘曲波 燕沙 《电气应用》 北大核心 2007年第6期43-46,共4页
合并单元是数字输出式电子式电流、电压互感器与二次保护、控制设备接口的必要环节。本文简要介绍了合并单元的基本功能,并给出了一种基于现场可编程门阵列(FPGA)和数字信号处理(DSP)技术的合并单元实现方案。该方案将合并单元分成4个... 合并单元是数字输出式电子式电流、电压互感器与二次保护、控制设备接口的必要环节。本文简要介绍了合并单元的基本功能,并给出了一种基于现场可编程门阵列(FPGA)和数字信号处理(DSP)技术的合并单元实现方案。该方案将合并单元分成4个功能模块,对每个模块功能及实现方法进行了详细阐述和具体分析。试验结果表明合并单元工作良好,该方案有较高的可靠性和较强的实用性。 展开更多
关键词 合并单元 现场可编程门阵列 数字信号处理 网络模块
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基于FPGA的发电机组频率测量计的实现 被引量：2
8
作者 刘永军 万频 谢云 《微计算机信息》 北大核心 2007年第03Z期200-201,221,共3页
利用Verilog HDL硬件描述语言自顶向下的设计方法和Quartus Ⅱ软件,在复杂的可编程逻辑器件(FPGA,Field Pro-grammable Gate Array)中实现了发电机组频率测量计的设计。该设计采用了光电隔离技术,提高了系统可靠性和稳定性。通过仿真,... 利用Verilog HDL硬件描述语言自顶向下的设计方法和Quartus Ⅱ软件,在复杂的可编程逻辑器件(FPGA,Field Pro-grammable Gate Array)中实现了发电机组频率测量计的设计。该设计采用了光电隔离技术,提高了系统可靠性和稳定性。通过仿真,表明这种方法与传统方法设计的数字电子系统相比,便于频率测量范围的扩展,同时其可移植性强、可更改性好。 展开更多
关键词 fpga 发电机组 频率测量计 VERILOG HDL
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基于FPGA的微惯性测量组合电路设计 被引量：4
9
作者 徐苛杰 何鹏举 张冰 《传感技术学报》 CAS CSCD 北大核心 2006年第6期2536-2539,2543,共5页
为了适应战术技术需要,微惯性测量装置要求具有体积小、重量轻、速度快、实时性能高等特性,目前还没有较好的方法来实现.本文提出了一种基于FPGA的硬件体系结构,在FPGA片内使用硬件描述语言编程构建了微惯性测量组合的信号采集、处理与... 为了适应战术技术需要,微惯性测量装置要求具有体积小、重量轻、速度快、实时性能高等特性,目前还没有较好的方法来实现.本文提出了一种基于FPGA的硬件体系结构,在FPGA片内使用硬件描述语言编程构建了微惯性测量组合的信号采集、处理与输出电路平台,在应用中取得了较好的效果.该电路设计具有较强的通用性,在选用不同敏感元件时可通过在线编程迅速重构FPGA片内系统,形成新的微惯性测量组合. 展开更多
关键词 微惯性测量组合(MIMU) fpga 电路设计
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基于双DSP与FPGA的飞机发电机控制器的设计 被引量：4
10
作者 吴小华 陈巧妹 +1 位作者 张惠蓉 王亚玲 《计算机测量与控制》 CSCD 北大核心 2009年第6期1123-1125,共3页
根据先进飞机对实时性和可靠性的要求,提出了一种基于定点+浮点双DSP的全数字式飞机发电机控制器设计方案;采用定点DSP TMS320F2812实现整个GCU的管理和通信功能,新型浮点型DSP TMS320F28335实现复杂的电压调节控制算法,采用FP-GA对状... 根据先进飞机对实时性和可靠性的要求,提出了一种基于定点+浮点双DSP的全数字式飞机发电机控制器设计方案;采用定点DSP TMS320F2812实现整个GCU的管理和通信功能,新型浮点型DSP TMS320F28335实现复杂的电压调节控制算法,采用FP-GA对状态和控制信号进行逻辑综合,共同完成GCU对飞机发电机的控制保护功能;同时采用嵌入式实时操作系统DSP/BIOS作为TMS320F2812管理软件的开发平台,进行实时多任务设计;该发电机控制器实时性好、可靠性高,还具有很好的扩展性。 展开更多
关键词 发电机控制器 双DSP fpga DSP/BIOS
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高吞吐率浮点FFT处理器的FPGA实现研究 被引量：5
11
作者 牟胜梅 杨晓东 《计算机工程与科学》 CSCD 2008年第7期98-99,117,共3页
受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统FFT处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA... 受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统FFT处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在(512+10)*10=5220周期内完成。 展开更多
关键词 fpga FFT蝶形单元 3输入浮点加法器
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基于FPGA的机载音频管理系统通信测试卡设计 被引量：3
12
作者 樊智勇 王凯 周德新 《计算机测量与控制》 CSCD 2008年第6期781-784,共4页
在机载音频管理系统地面自动测试设备的研制中,自动测试设备与被测试组件之间的通信是一个关键的问题。通过对现代民航客机音频管理系统的研究,设计了专用的通信测试卡,实现专用航空电子控制信号与测试系统USB总线之间的信号转换功能。... 在机载音频管理系统地面自动测试设备的研制中,自动测试设备与被测试组件之间的通信是一个关键的问题。通过对现代民航客机音频管理系统的研究,设计了专用的通信测试卡,实现专用航空电子控制信号与测试系统USB总线之间的信号转换功能。该通信测试卡采用模块化的设计方法,将机载电子设备控制信号的接收与发送功能以及对USB总线的控制逻辑集成于一块FPGA中,简化了测试卡的硬件设计,提高了数据传输的可靠性和灵活性;实验结果表明,该通信测试卡工作稳定,产生的控制信号时序精确,抗干扰能力强,完全达到了设计的要求。 展开更多
关键词 音频管理组件 通信协议 fpga USB
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基于FPGA+MCU的全数字式滑移脉冲信号发生器的研制 被引量：5
13
作者 王洪辉 庹先国 +2 位作者 穆克亮 奚大顺 杨海洋 《核技术》 CAS CSCD 北大核心 2007年第10期868-871,共4页
介绍了一种基于现场可编程逻辑门阵列FPGA和微控制器MCU设计的高性能全数字式滑移脉冲信号发生器的系统结构,详细说明了仪器软、硬件各部分的设计思路和实现的技术。通过对标准核能谱仪多道脉冲幅度分析器的检测试验,该仪器达到了高精... 介绍了一种基于现场可编程逻辑门阵列FPGA和微控制器MCU设计的高性能全数字式滑移脉冲信号发生器的系统结构,详细说明了仪器软、硬件各部分的设计思路和实现的技术。通过对标准核能谱仪多道脉冲幅度分析器的检测试验,该仪器达到了高精度、高稳定性的技术指标,满足了用户的生产需求。 展开更多
关键词 现场可编程门阵列 微控制器 直接数字频率合成 数模转换器 高速模拟开关 多道脉冲幅度分 析器
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基于单片机和FPGA的多路音视频控制系统设计 被引量：1
14
作者 陈静 胡正良 +2 位作者 韩伟 李宝珺 李思众 《数据采集与处理》 CSCD 北大核心 2012年第S2期320-325,共6页
基于单片机(Micro control unit,MCU)(AT89C51RC2)和现场可编程门阵列(Field programming gate ar-ray,FPGA)(FLEX10K系列EPF10K20TI144芯片),提出一种四路音频控制及五路视频通道控制的方法,实现四通道音频的采集控制、音频触发CCD阵... 基于单片机(Micro control unit,MCU)(AT89C51RC2)和现场可编程门阵列(Field programming gate ar-ray,FPGA)(FLEX10K系列EPF10K20TI144芯片),提出一种四路音频控制及五路视频通道控制的方法,实现四通道音频的采集控制、音频触发CCD阵列联动控制、五路视频切换控制,并应用在一种微小型遥控光电侦察系统中。本文给出了该音视频控制电路的设计方法及具体的设计过程,经过在实际微小型光电侦察系统中的试验验证,证明能够满足对侦察区域实时快速的侦察。 展开更多
关键词 多路音视频 现场可编程门阵列 单片机
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基于FPGA的阵列乘法器的设计与实现 被引量：1
15
作者 朱世宇 夏汝华 +2 位作者 甘科 刘春雷 陈小川 《自动化与仪器仪表》 2011年第4期60-61,67,共3页
先对乘法器进行了分析,然后用现场可编程门阵列(F P G A)实现了阵列乘法器,并分析了设计原理。
关键词 乘法器 现场可编程逻辑门阵列 标准硬件描述语言 电子设计自动化
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基于FPGA的高速FFT处理器的设计与实现 被引量：5
16
作者 满峰 汶德胜 朱家佳 《科学技术与工程》 2006年第17期2657-2660,2672,共5页
针对高速实时信号处理的要求,提出了4096点快速傅立叶变换(FFT)处理器在现场可编程门阵列(FPGA)中的设计与实现方法。该方法采用了按频率抽取(DIF)基4算法和6级流水线结构,每级均采用FIFO存储器实现延迟功能,和四路转接器一起共同完成... 针对高速实时信号处理的要求,提出了4096点快速傅立叶变换(FFT)处理器在现场可编程门阵列(FPGA)中的设计与实现方法。该方法采用了按频率抽取(DIF)基4算法和6级流水线结构,每级均采用FIFO存储器实现延迟功能,和四路转接器一起共同完成序列的码位抽取。为了避免数据溢出,采用块浮点结构来表示数据,节省了器件资源。实验结果表明,该方法在保证运算精度和实现复杂度的同时,提高了处理器的数据时钟频率和处理速度。 展开更多
关键词 FFT 基4蝶形运算 流水线结构 fpga
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具有蝶型单元的FFT在FPGA上的实现 被引量：9
17
作者 淮永进 屈晓声 《微电子学》 CAS CSCD 北大核心 2008年第3期342-344,348,共4页
描述了一种使用FPGA实现FFT处理器的方法,基于按时间抽取(DIT)基-4算法,采用4组RAM并行为蝶型单元提供数据,使用交换器对数据进行重行排序。实验结果表明,该方案保证了运算正确性、运算精度和实现复杂度。提出了两种改进的设计思路及方... 描述了一种使用FPGA实现FFT处理器的方法,基于按时间抽取(DIT)基-4算法,采用4组RAM并行为蝶型单元提供数据,使用交换器对数据进行重行排序。实验结果表明,该方案保证了运算正确性、运算精度和实现复杂度。提出了两种改进的设计思路及方法,使处理器可以获得更高的处理速度。 展开更多
关键词 快速傅里叶变换 蝶型单元 基-4算法 fpga
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基于FPGA&ARM9合并单元的研制 被引量：12
18
作者 张明珠 邹欣洁 《电力系统保护与控制》 EI CSCD 北大核心 2010年第9期84-87,共4页
简要介绍了合并单元的基本功能,给出了一种基于现场可编程门阵列(FPGA)和嵌入式处理器(ARM9)技术的合并单元实现方案,并对该方案的每个模块功能及实现方法进行了详细阐述和具体分析。同时分析了合并单元的采样值映射模型IEC61850-9-2及... 简要介绍了合并单元的基本功能,给出了一种基于现场可编程门阵列(FPGA)和嵌入式处理器(ARM9)技术的合并单元实现方案,并对该方案的每个模块功能及实现方法进行了详细阐述和具体分析。同时分析了合并单元的采样值映射模型IEC61850-9-2及其实现方法。试验结果表明合并单元工作良好,该方案有较高的可靠性和较强的实用性。 展开更多
关键词 合并单元 IEC61850-9—2 fpga ARM9
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OFDM基带系统接收器中高性能Viterbi译码器的FPGA实现 被引量：2
19
作者 吴军 钟东波 《江西理工大学学报》 CAS 2011年第3期61-64,共4页
提出了一种应用于OFDM基带系统的高速Viterbi译码器的新结构,该译码器采用全并行结构以提高速度,采用矢量差的"1范数"代替欧氏距离作为软判决译码距离以减小硬件开销,以一种改进的归一化管理高效的解决了PMU单元的数据溢出问... 提出了一种应用于OFDM基带系统的高速Viterbi译码器的新结构,该译码器采用全并行结构以提高速度,采用矢量差的"1范数"代替欧氏距离作为软判决译码距离以减小硬件开销,以一种改进的归一化管理高效的解决了PMU单元的数据溢出问题,采用一种分块循环回溯算法以减少延时,并用Verilog语言具体实现.实验表明在该译码器以较少的资源实现了较快的速度,完全满足IEEE802.11a的协议标准,具有较高的实用价值. 展开更多
关键词 fpga 软判决 加比选单元 归一化处理 回溯算法
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高速FIR滤波器设计与FPGA实现 被引量：4
20
作者 鲁迎春 李祥 汪壮兵 《合肥工业大学学报（自然科学版）》 CAS CSCD 北大核心 2007年第12期1705-1707,共3页
文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,... 文章主要研究了基于传统的乘累加(MAC)结构的FIR滤波器设计的2种方法,在此基础上研究了一种新的基于分布式算法(DA)的FIR滤波器设计的硬件结构,分析了DA算法结构较MAC结构的优点。最后设计了一个8阶8 bits的基于DA结构的FIR低通滤波器,并在Altera FPGA上进行硬件实现。 展开更多
关键词 有限长度脉冲响应数字滤波器 现场可编程逻辑门阵列 乘法累加器 分布式算法
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