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新型FPGA架构和电路设计技术展望
1
作者 范继聪 于宗光 +2 位作者 谢达 单悦尔 徐仲延 《集成电路与嵌入式系统》 2025年第6期14-28,共15页
与定制设计芯片相比,现场可编程门阵列(FPGA)支持硬件灵活重构,具有设计周期短和开发成本低等优势,广泛应用于通信、数据中心、人工智能、雷达和航空航天等领域。FPGA架构的设计目标是制造出高度可编程的FPGA芯片,同时最小化可重构性带... 与定制设计芯片相比,现场可编程门阵列(FPGA)支持硬件灵活重构,具有设计周期短和开发成本低等优势,广泛应用于通信、数据中心、人工智能、雷达和航空航天等领域。FPGA架构的设计目标是制造出高度可编程的FPGA芯片,同时最小化可重构性带来的面积和性能成本。随着应用需求和工艺技术能力的不断演变,正在迎来FPGA架构设计的新阶段。简述FPGA基本架构与FPGA架构评估,梳理新型FPGA架构和电路设计技术最新进展,探讨新型FPGA架构和电路设计的技术挑战和发展趋势。 展开更多
关键词 fpga fpga架构 可重构 fpga芯片 fpga架构评估
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基于FPGA的MobileNetV1目标检测加速器设计 被引量：3
2
作者 严飞 郑绪文 +2 位作者 孟川 李楚 刘银萍 《现代电子技术》 北大核心 2025年第1期151-156,共6页
卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分... 卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。 展开更多
关键词 卷积神经网络 目标检测 fpga MobileNetV1 并行计算 硬件加速
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基于国产DSP和FPGA的高速信号处理板硬件电路设计 被引量：2
3
作者 孙艳萍 边晨通 +1 位作者 屈文涛 宋淑军 《仪表技术与传感器》 北大核心 2025年第5期33-38,共6页
针对目前高速信号处理板多选用国外芯片,国产化程度较低的问题,文中基于DSP和FPGA芯片完成了高速信号处理板国产化设计。首先考虑高速信号处理板应用于人工智能、图像处理等领域,是一种高精度和复杂运算的场景,因此选择DSP芯片FTDOC35BB... 针对目前高速信号处理板多选用国外芯片,国产化程度较低的问题,文中基于DSP和FPGA芯片完成了高速信号处理板国产化设计。首先考虑高速信号处理板应用于人工智能、图像处理等领域,是一种高精度和复杂运算的场景,因此选择DSP芯片FTDOC35BB_FT_M6678为主设计信号处理模块,选择FPGA芯片FMQL45T900为主设计控制单元模块;然后在CANDENCE软件中进一步采用分布式设计硬件电路,完成了高速信号接口模块、DDR3存储模块、EMIF模块的电路设计;最后使用CCS5.5集成开发环境对高速信号处理板各个接口及外设进行了测试。测试指标均达到要求,证明该高速信号处理板国产化设计切实可行,加速了高速信号处理板的国产化进程。 展开更多
关键词 国产化 fpga DSP 高速信号
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面向FPGA模拟加速的状态存储和策略映射技术研究
4
作者 荣培涛 曾坤 +2 位作者 李开 张甜 王永文 《计算机工程与科学》 北大核心 2025年第10期1726-1736,共11页
随着处理器设计规模的不断增长,周期精确模拟技术面临挑战:传统的软件模拟器通常速度缓慢,而硬件仿真加速平台往往价格昂贵,这限制了大多数学术和工业研究团队的使用。使用FPGA来加速周期精确模拟被视为一种极具潜力的手段。近年来出现... 随着处理器设计规模的不断增长,周期精确模拟技术面临挑战:传统的软件模拟器通常速度缓慢,而硬件仿真加速平台往往价格昂贵,这限制了大多数学术和工业研究团队的使用。使用FPGA来加速周期精确模拟被视为一种极具潜力的手段。近年来出现的利用FPGA进行模拟加速的开源平台FireSim,不仅整合了FPGA加速模拟领域之前的研究成果,还克服了一系列关键障碍。然而该方案仍存在FPGA资源利用率不足问题,尤其是模型映射后BRAM资源占用过多,限制了模拟规模的进一步扩展。为了解决这一问题,提出了新的FPGA模拟加速平台资源管理与优化技术,包括识别BRAM资源占用的自动化流程和2种映射策略:将占据BRAM的部件迁移到URAM,以减轻压力,同时通过分散重构和资源敏感映射实现资源均衡使用。这些技术使得单块FPGA上的仿真规模从16核增加到32核,理论上可扩展至64核,且几乎不损失原模型的模拟速度,有效增强了现有平台的模拟规模拓展性,对于推动FPGA加速技术在大规模全系统仿真场景下的应用具有重要意义。 展开更多
关键词 周期精确模拟 全系统仿真 模拟器 fpga加速 fpga资源优化
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基于FPGA的实时核信号堆积分离算法实现及验证
5
作者 唐超 周文雄 +5 位作者 童腾 张传文 李道武 黄润之 潘良明 魏龙 《核技术》 北大核心 2025年第8期52-62,共11页
在核探测中,随着实验研究的深入,探测器信号的计数率越来越高。然而,高计数率下的核信号堆积问题会影响后续数据分析的效率和精度,因此需要对堆积信号进行处理。目前常用的解决方法是采用堆积识别判弃,但此方法会造成计数的丢失,在一些... 在核探测中,随着实验研究的深入,探测器信号的计数率越来越高。然而,高计数率下的核信号堆积问题会影响后续数据分析的效率和精度,因此需要对堆积信号进行处理。目前常用的解决方法是采用堆积识别判弃,但此方法会造成计数的丢失,在一些定时分析等应用中存在局限性。本文提出一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的实时堆积分离算法,通过对原始信号进行快/慢成形处理,快成形采用三角成形方法,用于获取核信号的到达时间,以确定是否发生堆积;慢成形采用梯形成形方法,用于提取核信号的能量信息,同时借助梯形信号对称上升/下降沿特征,根据叠加原理和堆积发生时间点分离堆积信号,提升系统计数性能,其算法简单且计算量小,利于在FPGA内中实现。在仿真测试实验中,所提算法在保证分离准确度前提下计数率有效提高4%~26.5%,在放射源实验中,所提算法在所测试计数率范围内,计数率有效提高6.8%~13.5%,为高计数率环境下堆积信号处理提供了新的分离方法。 展开更多
关键词 核信号堆积 高计数率 梯形成形 堆积分离 fpga
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基于FPGA的脉冲激光告警系统设计
6
作者 张瑞 武振涛 +3 位作者 薛鹏 杨帅 徐承雨 王志斌 《激光杂志》 北大核心 2025年第6期29-35,共7页
针对脉冲激光被广泛应用于编码通信、精确制导、高功率毁伤等激光武器的情况,且目前缺少对脉冲激光威胁进行有效告警的措施,为此提出了一种基于FPGA的脉冲激光告警系统。通过增加积分时间在帧周期内的占比来提高脉冲捕获概率,采用图像... 针对脉冲激光被广泛应用于编码通信、精确制导、高功率毁伤等激光武器的情况,且目前缺少对脉冲激光威胁进行有效告警的措施,为此提出了一种基于FPGA的脉冲激光告警系统。通过增加积分时间在帧周期内的占比来提高脉冲捕获概率,采用图像差分提高信噪比,并快速提取光斑坐标,最后以查表的形式读出来袭激光的方位、俯仰角度。利用FPGA并行处理的优势,能保证对脉冲激光的实时响应。实验结果表明,该系统在220 mW@1064 nm激光器模拟输入的条件下,对脉冲宽度范围为100 ns~100μs的脉冲激光实现告警,测量角度误差小于0.3°,对单脉冲的捕获概率能达到97%,并能实现1064 nm、1313 nm、1550 nm等常用激光波长的识别。 展开更多
关键词 激光告警 脉冲激光 数据处理 fpga
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基于正规基的大规模S盒FPGA设计与实现
7
作者 张磊 李国元 +2 位作者 洪睿鹏 王建新 肖超恩 《密码学报(中英文)》 北大核心 2025年第4期854-869,共16页
传统上的分组密码S盒硬件实现采用查表法,其实现效果受到芯片资源的限制.针对16-bit大规模S盒在FPGA硬件实现中资源消耗大的问题,本文提出了基于复合域中正规基的S盒构造方法,研究使用较少的硬件资源实现16-bit S盒.首先,设计了基于复... 传统上的分组密码S盒硬件实现采用查表法,其实现效果受到芯片资源的限制.针对16-bit大规模S盒在FPGA硬件实现中资源消耗大的问题,本文提出了基于复合域中正规基的S盒构造方法,研究使用较少的硬件资源实现16-bit S盒.首先,设计了基于复合域的16-bit S盒构造实现方案,构建了线性的同构映射矩阵及其逆矩阵.其次,通过映射矩阵使有限域GF(2^(16))的乘法逆转换到复合域GF((((2^(2))^(2))^(2))^(2))上,进而将非线性的高维乘法逆简化为低维子域运算.然后,通过分析各级复合域不同参数对S盒实现的影响,筛选最优参数.最后,结合所提出的16-bit S盒构造实现框架,本文利用Xilinx公司的Vivado开发工具,以MK-3算法的16-bit S盒为例进行了FPGA仿真验证与性能分析.结果表明,本文构造方法实现的MK-3算法S盒需要186个LUT,时钟频率为114.129 MHz,在时钟频率/LUT的性能指标下达到了0.61360.同目前已公开文献同类方法中的最优实现性能0.43538相比,性能提升了40.93%.本文的16-bit S盒实现方案能够在降低硬件资源消耗的同时保持密码算法较高的运行频率,对有基于有限域构造的S盒的高效软硬件实现具有一定的参考价值. 展开更多
关键词 大规模S盒 复合域 正规基 MK-3算法 fpga
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基于后量子密码改进算法的FPGA设计优化 被引量：2
8
作者 田洪亮 王馨语 张海武 《粘接》 2025年第2期155-157,共3页
为了提高硬件整体的运算效率,研究提出了一种可以降低Crystals-Kyber算法复杂度的改进算法,硬件实现方式采用基于频率抽取的数论变换(NTT)算法。通过合并NTT计算层减少需要的的内存量,设计了一种迭代型NTT和流水型NTT相结合的硬件结构... 为了提高硬件整体的运算效率,研究提出了一种可以降低Crystals-Kyber算法复杂度的改进算法,硬件实现方式采用基于频率抽取的数论变换(NTT)算法。通过合并NTT计算层减少需要的的内存量,设计了一种迭代型NTT和流水型NTT相结合的硬件结构。与之前其他的设计相比较,基于Crystals-Kyber算法的可编程门阵列(FPGA)优化实现了高效的NTT多项式乘法。实验结果表明,所提方案优化算法使用了较快的计算速度和较少的计算周期,以及较小的面积时间乘积(Area Time,AT),改进的Crystals-Kyber算法与其他算法相比,至少缩短了39.13%的NTT计算周期,并缩短了47.50%计算时间,优化了基于格密码的执行时间和硬件资源开销。 展开更多
关键词 后量子密码 NTT算法 fpga
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基于FPGA的4K视频板间传输显示系统
9
作者 严飞 蒋晔 +2 位作者 张丽娟 王鹏 刘银萍 《液晶与显示》 北大核心 2025年第8期1145-1153,共9页
随着4K超高清视频技术在医疗、安防等领域的广泛应用,现场可编程门阵列(FPGA)常被协同用于处理大型的超高清视频图像任务。针对使用高速收发器8b/10b编码方式的数据带宽利用率低的问题,提出一种基于FPGA的4K视频板间传输显示系统。该系... 随着4K超高清视频技术在医疗、安防等领域的广泛应用,现场可编程门阵列(FPGA)常被协同用于处理大型的超高清视频图像任务。针对使用高速收发器8b/10b编码方式的数据带宽利用率低的问题,提出一种基于FPGA的4K视频板间传输显示系统。该系统设计以FPGA为核心,结合STM32微控制器与GSV2011编解码芯片实现对数据传输方式的控制,并对GTX的硬件接口进行了优化。多通道GTX收发器使用64b/66b编码方式,根据4K视频流时序设计编码发送、解码接收逻辑实现传输功能。此外,设计多通道数据同步、DDR多帧缓存等逻辑,有效解决因信道偏斜导致的多通道数据传输偏差与读写时钟速率不匹配导致的显示帧撕裂问题。实验结果表明,该系统能够高效稳定地实现4K@60 Hz视频的板间传输实时显示,硬件资源消耗较低,且相较8b/10b编码的有效带宽减少3.12 Gb/s,为多个FPGA协同处理超高清视频场景提供灵活高效、成本更低的传输方案,具有良好的工程应用价值。 展开更多
关键词 fpga 4K视频 GTX收发器 64b/66b编码
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一种用于高性能FPGA的多功能I/O电路
10
作者 罗旸 刘波 +3 位作者 曹正州 谢达 张艳飞 单悦尔 《半导体技术》 北大核心 2025年第3期265-272,共8页
为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一... 为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、多功能数据传输需求,设计了一种用于高性能FPGA的多功能输入输出(I/O)电路,工作电压为0.95 V,单个I/O电路的最高数据传输速率为2 Gbit/s。通过在输入逻辑电路中设计同一边沿流水技术的双倍数据速率(DDR)电路,可以使数据不仅能在相同的时钟沿输出,而且能在同一个时钟周期输出。通过分级采样结合时钟分频和偏移技术,仅需4个时钟周期即可完成8∶1数据的转换。另外,该I/O电路还可以对数据输入输出的延时进行调节,采用粗调和细调相结合的方式,共提供512个延时抽头,并且延时的分辨率达到4 ps。仿真和实测结果表明,该多功能I/O电路能为高性能FPGA提供灵活、多协议的高速数据传输功能。 展开更多
关键词 现场可编程门阵列(fpga) 输入输出(I/O)电路 多电平标准 双倍数据速率(DDR) 串并转换器(SerDes)
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基于ARM+FPGA的机载信息管理处理机设计
11
作者 王健 郭霖佯 +4 位作者 何自豪 周立辉 陈家福 李欣琦 周浩 《火力与指挥控制》 北大核心 2025年第4期85-92,共8页
为实现飞机在执行战术任务时对格式化链路消息的接收处理、态势信息综合处理、载机平台信息采集、指令应答与信息回传、雷达目标定位等功能,设计一种基于ARM+FPGA架构机载信息管理处理机。介绍机载信息管理处理机具体功能和应用,从硬件... 为实现飞机在执行战术任务时对格式化链路消息的接收处理、态势信息综合处理、载机平台信息采集、指令应答与信息回传、雷达目标定位等功能,设计一种基于ARM+FPGA架构机载信息管理处理机。介绍机载信息管理处理机具体功能和应用,从硬件和软件设计两个方面对系统结构进行详细阐述,完成机载信息综合处理模块、RS422和ARINC429相关接口的软硬件设计工作,使得机载信息管理处理机能够实时处理机载电台、显控机、雷达、导航系统等相关设备的信息,并根据系统通信协议的要求完成各类型系统数据的实时接收、解析、检索和发送任务。通过对系统的联调联试和测试工作,发现达到系统各项指标要求并验证了其可行性和稳定性。 展开更多
关键词 机载处理机 RS422 ARINC429 fpga ARM
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基于FPGA的SM4异构加速系统
12
作者 张全新 李可 +1 位作者 邵雨洁 谭毓安 《信息网络安全》 北大核心 2025年第7期1021-1031,共11页
国密SM4算法是WAPI无线网络标准中广泛使用的加密算法。目前,针对SM4加解密的研究主要集中于硬件实现结构优化,以提高吞吐量和安全性。同时,大数据和5G通信技术的发展对数据加解密的带宽和实时性提出了更高的要求。基于此背景,文章提出... 国密SM4算法是WAPI无线网络标准中广泛使用的加密算法。目前,针对SM4加解密的研究主要集中于硬件实现结构优化,以提高吞吐量和安全性。同时,大数据和5G通信技术的发展对数据加解密的带宽和实时性提出了更高的要求。基于此背景,文章提出一种基于FPGA的SM4异构加速系统,使用硬件实现SM4算法,并优化加解密性能;采用流式高速数据传输架构,支持多个SM4核并行工作,充分利用系统带宽;设计可配置接口,连接SM4与传输架构,提供足够的灵活性。系统于Xilinx XCVU9P FPGA上实现,支持随时更改SM4的负载和模式。测试得到SM4的最大工作频率为462 MHz,系统吞吐量高达92 Gbit/s,延迟仅为266μs。实验结果表明,与其他现有工作相比,该系统能获得更高的SM4工作频率和系统吞吐量,满足高带宽和低延迟的SM4加速需求。 展开更多
关键词 国密SM4算法 fpga 硬件加速 传输架构
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基于FPGA的大点数脉压模块设计与实现
13
作者 刘国满 刘雨玄 +3 位作者 付琦允 冯易 汪奕 王俊岭 《北京理工大学学报》 北大核心 2025年第5期539-546,共8页
针对雷达系统长脉宽信号的大点数脉冲压缩内存占用过大、计算过程复杂的问题,提出一种可避免数据转置的脉冲压缩处理流程及一种适用于FPGA的实现方法和延时计算模型,并以此为基础设计和实现了支持128K点窗长的脉冲压缩模块.实验结果表明... 针对雷达系统长脉宽信号的大点数脉冲压缩内存占用过大、计算过程复杂的问题,提出一种可避免数据转置的脉冲压缩处理流程及一种适用于FPGA的实现方法和延时计算模型,并以此为基础设计和实现了支持128K点窗长的脉冲压缩模块.实验结果表明,模块处理延时低于1700μs,可支持最大脉宽4 ms、带宽10 MHz的信号,与传统IP核方法相比,减少至少50%处理延时和至少40%内存资源消耗,仅适度增加了乘法器资源消耗,提高了大点数脉压算法在FPGA中的可实现性. 展开更多
关键词 脉冲压缩 fpga 大点数FFT FFT级联
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基于FPGA的功率器件封装缺陷实时检测
14
作者 谭会生 吴文志 张杰 《半导体技术》 北大核心 2025年第10期1048-1056,共9页
针对基于机器视觉的功率器件封装缺陷检测技术实时性差、计算资源消耗较高的问题,基于现场可编程门阵列(FPGA)设计了一种功率器件封装缺陷实时检测器。首先,提出一种基于深度可分离卷积(DSConv)的轻量化Mini-DSCNet卷积网络,使用深度卷... 针对基于机器视觉的功率器件封装缺陷检测技术实时性差、计算资源消耗较高的问题,基于现场可编程门阵列(FPGA)设计了一种功率器件封装缺陷实时检测器。首先,提出一种基于深度可分离卷积(DSConv)的轻量化Mini-DSCNet卷积网络,使用深度卷积和逐点卷积代替标准卷积。仿真结果表明,该模型的浮点运算量(FLOPs)和参数量(Params)分别约为MobileNetV1的4.375%和0.021%,准确率约为91.80%。其次,采用定点量化算法将浮点数权重量化为有符号定点数,测试结果表明,其平均误差约为0.483%。最后,采用多通道并行流水线架构优化设计,降低了系统的资源消耗,提高了系统的处理速度。实验结果显示,在100 MHz时钟频率下,该检测器的推理速度分别约为CPU的17.10倍、GPU的2.47倍,显著提升了功率器件封装缺陷检测的实时性。 展开更多
关键词 功率器件 封装缺陷检测 Mini-DSCNet卷积网络 现场可编程门阵列(fpga) 硬件加速
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基于FPGA的改进Sobel算子图像实时边缘检测系统
15
作者 于波 田亚洲 +1 位作者 任金贝 李华宇 《仪表技术与传感器》 北大核心 2025年第3期116-121,共6页
为了解决嵌入式软件不能对图像进行实时处理以及对带有噪声的图像处理效果不佳的问题,设计了基于改进Sobel算子的图像实时边缘检测系统,该系统在传统Sobel算子的基础上增加了检测方向和角度模板,并结合SCCB传输协议进行实时图像边缘检测... 为了解决嵌入式软件不能对图像进行实时处理以及对带有噪声的图像处理效果不佳的问题,设计了基于改进Sobel算子的图像实时边缘检测系统,该系统在传统Sobel算子的基础上增加了检测方向和角度模板,并结合SCCB传输协议进行实时图像边缘检测,进一步提高视频图像的传输速度和质量。系统以FPGA作为数字主控核心,使用OV5640摄像头采集图像,将采集的图像数据缓存到视频图像处理模块,对该模块进行色彩空间转换和Sobel边缘检测工作,将边缘检测的图像数据缓存到SDRAM读写控制模块,VGA驱动模块从SDRAM中读取数据并控制VGA显示器对边缘检测结果进行显示。实验结果表明:该系统能够完成对图像边缘检测的实时快速精确识别,相较于传统的Sobel算法,改进后的算法在处理复杂图像和噪声点较多的图像方面更有优势,适合低延时以及噪声干扰较为严重的场合。 展开更多
关键词 实时边缘检测 fpga SCCB SOBEL算子 SDRAM
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基于国产FPGA的EDA综合实验平台设计
16
作者 梁小宇 贾博文 +2 位作者 旷海兰 李成军 刘新华 《中国现代教育装备》 2025年第13期51-54,共4页
为实现芯片及电子设计自动化(EDA)技术的自主可控,开发了一个以国产FPGA芯片为核心的EDA综合实验平台。该实验平台主控核心为国产FPGA EG4S20BG256,包括多种显示模块、按键阵列、ADC/DAC模块、温度传感器模块、存储模块、音频输出及射... 为实现芯片及电子设计自动化(EDA)技术的自主可控,开发了一个以国产FPGA芯片为核心的EDA综合实验平台。该实验平台主控核心为国产FPGA EG4S20BG256,包括多种显示模块、按键阵列、ADC/DAC模块、温度传感器模块、存储模块、音频输出及射频收发模块等。依托该实验平台及TD软件,可完成从基础验证性实验、综合设计性实验到创新性实验,提高学生运用所学的EDA相关知识解决实际工程问题的能力。 展开更多
关键词 综合实验平台 国产fpga 电子设计自动化
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基于FPGA的SATA图像采集系统的设计与实现
17
作者 王振 黄春平 陈威威 《电子测量技术》 北大核心 2025年第14期26-34,共9页
本文设计并实现了一个基于FPGA的高速图像采集与存储系统,旨在解决高速图像数据采集和存储过程中的性能瓶颈。系统通过Camera Link接口接收高速图像数据,并利用FPGA实现SATA协议控制器以高效稳定地存储至SATA硬盘。图像采集模块采用Xili... 本文设计并实现了一个基于FPGA的高速图像采集与存储系统,旨在解决高速图像数据采集和存储过程中的性能瓶颈。系统通过Camera Link接口接收高速图像数据,并利用FPGA实现SATA协议控制器以高效稳定地存储至SATA硬盘。图像采集模块采用Xilinx FPGA内置的LVDS收发器及特定原语(如IDELAYE3和ISERDESE3)直接处理Camera Link协议,取代传统专用芯片。在MicroBlaze中设计了一个轻量级文件系统,以实现SATA控制器的配置和数据流的控制。通过集成以太网模块,系统能够实时导出数据至上位机。开发了C#上位机软件,提供可视化的文件系统界面,用于管理和监控磁盘及文件操作。实验验证表明,SATA控制器实现了高达504.8 MB/s的写入速率和542.0 MB/s的读取速率。在400 MB/s的数据采集速率下,系统表现出了优异的性能和可靠性,适用于高性能图像采集与存储应用。 展开更多
关键词 fpga 图像采集 SATA 高速存储 文件系统
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多调制方式兼容的BCH概率软译码器的FPGA实现
18
作者 庞宇 张洋 +1 位作者 李国权 杨家斌 《微电子学与计算机》 2025年第3期75-83,共9页
为实现在复杂环境下多种人体体征参数的高可靠性传输,设计了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的BCH概率软译码器。译码器利用概率计算的方式替换Chase算法中的大量排序运算,并利用8位循环冗余校验(Cyc... 为实现在复杂环境下多种人体体征参数的高可靠性传输,设计了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的BCH概率软译码器。译码器利用概率计算的方式替换Chase算法中的大量排序运算,并利用8位循环冗余校验(Cyclic redundancy check,CRC-8)实现迭代译码。译码器包括信道信息输入模块、软解映射模块、概率比特序列生成模块、BCH硬译码模块、以及CRC-8提前终止判决模块,可同时满足二进制相移键控(Binary Phase Shift Keying,BPSK)、π/4-四相相对相移键控(π/4-Differential Quadrature Phase Shift Keying,π/4-DQPSK)两种调制方式的BCH译码。MATLAB仿真表明,在误块率为10^(−2)情况下,译码器与现有的Chase算法和硬译码算法相比分别有约0.9 dB、1.4 dB的性能增益。完成了基于FPGA的硬件设计。译码器使用全并行处理,逻辑结构简单,在相同译码速度条件下硬件消耗资源较Chase算法降低约20%。 展开更多
关键词 BCH码 软译码 概率计算 fpga
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基于FPGA的MIL-STD-1553B总线接口曼彻斯特编解码设计
19
作者 王彦朋 李鑫 王晓君 《通信与信息技术》 2025年第3期79-83,94,共6页
MIL-STD-1553B是一种广泛应用于航空航天领域的数字通信总线标准,用于在飞行器和地面设备之间进行数据通信。它的特点是高可靠性、抗干扰能力强以及数据传输速度适中。在1553B总线中,数据采用曼彻斯特码进行传输,以确保数据的可靠性和... MIL-STD-1553B是一种广泛应用于航空航天领域的数字通信总线标准,用于在飞行器和地面设备之间进行数据通信。它的特点是高可靠性、抗干扰能力强以及数据传输速度适中。在1553B总线中,数据采用曼彻斯特码进行传输,以确保数据的可靠性和完整性。基于FPGA的MIL-STD-1553B总线接口曼彻斯特编解码设计旨在实现对MILSTD-1553B总线数据的可靠编解码。该设计通过使用FPGA芯片,结合曼彻斯特编解码算法和奇偶校验机制,实现了对1553B总线数据的高效处理。接收端负责将串行数据解码为并行数据,并进行校验以确保数据的准确性,而发送端则负责将并行数据编码为符合标准的串行数据,并添加必要的同步头和校验位。这种设计能够满足航空航天等领域对于1553B总线通信的严格要求,提高了数据传输的可靠性和稳定性。在深入分析1553B总线接口的基础上,使用Verilog语言实现曼彻斯特编解码器的工作原理、工作过程、逻辑设计及仿真验证。 展开更多
关键词 fpga 曼彻斯特编解码 1553B协议 VERILOG
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基于FPGA的PCB缺陷检测系统设计与实现
20
作者 任喜伟 刘嘉玥 +1 位作者 余杰 孙悦 《仪表技术与传感器》 北大核心 2025年第3期58-64,71,共8页
为应对传统印刷电路板(PCB)缺陷检测方法存在的检测速度慢、准确率低等问题,设计了基于FPGA的PCB缺陷检测系统。系统采用CMOS OV5640传感器采集PCB图像数据,并对采集的图像进行灰度化、滤波及边缘检测等图像预处理。提出了改进的灰度拉... 为应对传统印刷电路板(PCB)缺陷检测方法存在的检测速度慢、准确率低等问题,设计了基于FPGA的PCB缺陷检测系统。系统采用CMOS OV5640传感器采集PCB图像数据,并对采集的图像进行灰度化、滤波及边缘检测等图像预处理。提出了改进的灰度拉伸算法,通过整体线性拉伸灰度值,图像对比度显著增强;提出了改进的边缘检测算法,扩展传统Sobel边缘检测2算子至8算子边缘检测,提高图像边缘信息的清晰度,增强图像分析与识别的准确性。系统将预处理后的PCB图像和标准模板图像存储在SDRAM中,采用背景差分比算法进行缺陷检测,并选用EP4CE10F17C8N芯片实现系统各模块的FPGA设计。实验结果表明:改进的检测系统在检测精度方面较其他方法显著提升,且相比于PCB缺陷检测软件,FPGA硬件处理速度明显提高。 展开更多
关键词 图像处理 fpga 背景差分算法 缺陷检测
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