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浅谈FANOUT控制技术
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作者 莫晓明 《印刷技术》 北大核心 2003年第1期37-38,共2页
FANOUT即纸张的扇形扩张,是指印刷过程中存在的一种物理现象,即纸张通过印刷滚筒后,由于吸收了润版液,导致纵向和横向扩张,影响报纸的套准精度.
关键词 印刷 纸张 扇形扩张 轮转胶印机 fanout 控制技术
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面向单机集成的混合信号微系统仿真与设计
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作者 阎郁 刘峰 +1 位作者 王国军 赵新 《遥测遥控》 2026年第2期90-99,共10页
针对电子装备多功能、高集成的要求,微系统从核心器件集成逐渐向全器件单机级集成发展,并将直接进行系统级应用。为满足数字子阵单机性能提升及小型化需求,研制射频/数字/光混合信号微系统,实现从射频到光的单机完整功能,具备8通道9 GH... 针对电子装备多功能、高集成的要求,微系统从核心器件集成逐渐向全器件单机级集成发展,并将直接进行系统级应用。为满足数字子阵单机性能提升及小型化需求,研制射频/数字/光混合信号微系统,实现从射频到光的单机完整功能,具备8通道9 GHz信号采集、8通道3 GHz信号发生、大规模可编程、200 Gbps光电转换等功能,采用扇出型封装(FanOut)和光电集成工艺实现共封装光学(CPO)。本文论述了该微系统的实现,并对其射频信号走线、高速数字信号走线、光信号、电源及局部热设计进行了仿真,着重分析了S参数、耦合容差、电流密度、直流压降和结温,优化了阻抗,满足单机应用电/热要求。 展开更多
关键词 混合信号微系统 fanout CPO 单机级微系统 异质集成
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1.75 GHz多功能时钟扇出缓冲器设计
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作者 俞阳 张镇 +3 位作者 尤飞龙 冯敏 程主明 杨阳 《电子技术应用》 2025年第12期39-43,共5页
基于CMOS工艺设计了一款多功能时钟扇出缓冲器。该缓冲器内置可编程分频器和延时调整器,可4通道独立输出差分时钟,每个通道均可进行分频和延时调整,且都支持LVDS(最高1.75 GHz)、HSTL(最高1.75 GHz)和1.8 V CMOS(最高350 MHz)三种逻辑... 基于CMOS工艺设计了一款多功能时钟扇出缓冲器。该缓冲器内置可编程分频器和延时调整器,可4通道独立输出差分时钟,每个通道均可进行分频和延时调整,且都支持LVDS(最高1.75 GHz)、HSTL(最高1.75 GHz)和1.8 V CMOS(最高350 MHz)三种逻辑电平类型。经测试验证:1.75 GHz差分时钟输入/输出;每路输出均可以旁路该路分频器或者设置最高2048的整数分频比;每通道均可进行数字和模拟延时调整;宽带随机抖动<110 fs RMS;附加随机抖动39 fs RMS(典型值,12 kHz~20 MHz)。该时钟扇出缓冲器可满足数据转换器、时钟树等应用所需的低抖动要求,可广泛应用于无线电收发机和通信系统中。 展开更多
关键词 时钟扇出缓冲器 分频器 延迟调整 附加抖动 CMOS
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高速并行BCH(2184,2040)编码器的VLSI优化设计 被引量:4
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作者 张军 王志功 +1 位作者 胡庆生 肖洁 《电路与系统学报》 CSCD 北大核心 2006年第1期88-94,共7页
介绍一种实现并行BCH编码器的设计方法,并基于TSMC 0.18μm CMOS工艺设计了用于高速光通信FEC(前向纠错)级联码的并行BCH(2184,2040)编码器。采用树型结构减少逻辑层次,选择适当的共享子表达式减少逻辑门的数量,并用限制共享子表达式的... 介绍一种实现并行BCH编码器的设计方法,并基于TSMC 0.18μm CMOS工艺设计了用于高速光通信FEC(前向纠错)级联码的并行BCH(2184,2040)编码器。采用树型结构减少逻辑层次,选择适当的共享子表达式减少逻辑门的数量,并用限制共享子表达式的最大个数和负载均衡方法降低BCH长码的扇出瓶颈影响,减少关键路径的延时,提高工作速度。优化设计的并行BCH(2184,2040)编码器可以实现2.5Gb/s的数据吞吐率。 展开更多
关键词 光通信 BCH编码器 扇出瓶颈 并行编码器
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一种动态权值输入缓存Crossbar多播调度算法 被引量:2
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作者 杨帆 徐展琦 +3 位作者 李丹武 祝剑锋 马涛 丁喆 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2016年第6期80-85,共6页
针对输入缓存Crossbar结构,提出一种权值动态计算的多播调度算法.该算法使用地址拷贝的方法将多播信元按照目的端口区分存储,以达到减少队头阻塞的目的.在调度多播信元时,与现有调度算法每次迭代时多播信元的权值都保持固定不同,新算法... 针对输入缓存Crossbar结构,提出一种权值动态计算的多播调度算法.该算法使用地址拷贝的方法将多播信元按照目的端口区分存储,以达到减少队头阻塞的目的.在调度多播信元时,与现有调度算法每次迭代时多播信元的权值都保持固定不同,新算法在每轮迭代中根据多播信元的扇出分割情况动态地为信元计算权值,以确保为扇出分割小的信元提供更多优先输出机会.减少多播信元的扇出分割,可以有效地防止路由器在多播业务量大时的输入端口拥塞.为了验证新算法的性能,提出一种只存在少数最佳匹配的多播业务模式.仿真结果表明,新算法在这种苛刻的业务模式以及其他常见的业务模式下都有很好的吞吐率. 展开更多
关键词 多播交换 调度 扇出分割 队头阻塞 吞吐率
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BESⅢMuon鉴别器电子学系统的VME控制/扇出插件的设计和测试 被引量:2
6
作者 程泽浩 梁昊 +1 位作者 虞孝麒 周永钊 《核电子学与探测技术》 CAS CSCD 北大核心 2008年第3期560-562,共3页
本文介绍了BESIII Muon鉴别器读出电子学系统的VME控制/扇出插件的设计,其中包括插件的功能和结构,插件上FPGA逻辑的设计等。插件在制作和调试完成后,进行了相关功能和稳定性的测试。
关键词 BESⅢ MUON鉴别器 VME FPGA 控制/扇出插件
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一种高速低噪声时钟扇出器的设计 被引量:3
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作者 蒋颖丹 于宗光 +1 位作者 吴舒桐 万书芹 《电子器件》 CAS 北大核心 2022年第6期1279-1283,共5页
面向多通道超高速数据采集设备对高性能分配器的需求,提出了一种低抖动、低延迟、高稳定性的射频时钟扇出器结构。有两组输入时钟端口可供选择,内部采用无运放结构的带隙基准电路,提供精确偏置电压,最高支持10路LVPECL电平输出。端口采... 面向多通道超高速数据采集设备对高性能分配器的需求,提出了一种低抖动、低延迟、高稳定性的射频时钟扇出器结构。有两组输入时钟端口可供选择,内部采用无运放结构的带隙基准电路,提供精确偏置电压,最高支持10路LVPECL电平输出。端口采用优化的斜边叉指型二极管ESD保护结构,提升电路的ESD保护性能。该时钟扇出器电路基于180 nm SiGe工艺设计流片。经测试,3.3 V电源电压条件下,最高工作频率为5 GHz;在122.08 MHz载频下,测得附加相位噪声为-128.09 dBc/Hz@10 Hz、-160.75 dBc/Hz@1 MHz;从10kHz到20 MHz积分,附加抖动为21 fs RMS;常温25℃下测得,最大输出通道间偏斜为30 ps,传输延迟80 ps;ESD保护电压为4500 V。 展开更多
关键词 扇出器 低抖动 低延迟 附加相位噪声 防静电保护
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考虑信号相关性的逻辑电路可靠度计算方法 被引量:1
8
作者 蔡烁 邝继顺 +1 位作者 刘铁桥 王伟征 《电子学报》 EI CAS CSCD 北大核心 2014年第8期1660-1664,共5页
随着集成电路特征尺寸不断缩小,软错误已经成为影响电路可靠性的关键因素.计算软错误影响下逻辑电路的信号概率能辅助评估电路的可靠性.引起逻辑电路信号概率计算复杂性的原因是电路中的扇出重汇聚结构,本文提出一种计算软错误影响下逻... 随着集成电路特征尺寸不断缩小,软错误已经成为影响电路可靠性的关键因素.计算软错误影响下逻辑电路的信号概率能辅助评估电路的可靠性.引起逻辑电路信号概率计算复杂性的原因是电路中的扇出重汇聚结构,本文提出一种计算软错误影响下逻辑电路可靠度的方法,使用概率公式和多项式运算,对引发相关性问题的扇出源节点变量作降阶处理,再利用计算得到的输出信号概率评估电路可靠度.用LGSynth91基准电路、74系列电路和ISCAS85基准电路为对象进行实验,结果表明所提方法准确有效. 展开更多
关键词 软错误 信号相关性 扇出重汇聚 降阶 条件概率
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基于扇出源的同步时序电路故障并行故障模拟器 被引量:1
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作者 刘蓬侠 曾芷德 李思昆 《计算机研究与发展》 EI CSCD 北大核心 2001年第8期1010-1015,共6页
从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇... 从工程应用的角度出发 ,同步时序电路故障模拟采用单测试码故障并行的模拟结果更能反映实际情况 .因此 ,尽管已有的研究表明采用测试码并行的故障模拟器的速度更快 ,但研究快速的故障并行的同步时序电路故障模拟器仍然非常必要 .基于扇出源的同步时序电路故障并行故障模拟器结合了扩展的扇出源故障模拟方法和临界路径追踪算法 .对 ISCAS89部分电路的实验结果表明 。 展开更多
关键词 故障并行 扇出源 测试系统 故障模拟器 同步时序电路 计算机
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SoC测试中IP核透明路径的构建 被引量:1
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作者 王飞 谭明 +1 位作者 何道君 徐金甫 《计算机工程》 CAS CSCD 北大核心 2009年第1期224-225,228,共3页
大量IP核复用于SoC中,给IP核的测试复用带来困难。该文给出一种基于透明路径的测试访问机制构建方法,对PARWAN处理器构建透明路径。实验结果表明,增加透明路径后的PARWAN处理器只增加少量占用的资源。将构建了透明路径的PARWAN处理器作... 大量IP核复用于SoC中,给IP核的测试复用带来困难。该文给出一种基于透明路径的测试访问机制构建方法,对PARWAN处理器构建透明路径。实验结果表明,增加透明路径后的PARWAN处理器只增加少量占用的资源。将构建了透明路径的PARWAN处理器作为测试访问机制应用于SoC中,对其他IP核进行测试,能减少测试向量施加时间。 展开更多
关键词 测试访问机制 透明路径 扇出分支
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一种反熔丝FPGA应用设计故障 被引量:1
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作者 杜涛 许百川 +2 位作者 李威 晁醒 吴方明 《微电子学与计算机》 CSCD 北大核心 2018年第9期108-112,117,共6页
由于反熔丝FPGA架构和实现原理的特殊性,反熔丝FPGA应用设计在物理实现时,存在一种易于发生、故障现象不稳定且具有一定隐蔽性的时序逻辑故障.通过对故障现象、诱因、原理的深入剖析,发现该应用设计故障与反熔丝FPGA的散出能力限制(Fano... 由于反熔丝FPGA架构和实现原理的特殊性,反熔丝FPGA应用设计在物理实现时,存在一种易于发生、故障现象不稳定且具有一定隐蔽性的时序逻辑故障.通过对故障现象、诱因、原理的深入剖析,发现该应用设计故障与反熔丝FPGA的散出能力限制(Fanout limit)关联,并有针对性地提出了根除故障因素的解决方案.通过实测验证表明,本解决方案能有效消除该类应用设计故障. 展开更多
关键词 反熔丝FPGA 应用设计故障 扇出能力限制 时钟偏斜 寄存器掉链
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Femtosecond laser additive and subtractive micro-processing:enabling a high-channeldensity silica interposer for multicore fibre to silicon-photonic packaging 被引量:5
12
作者 Gligor Djogo Jianzhao Li +5 位作者 Stephen Ho Moez Haque Erden Ertorer Jun Liu Xiaolu Song Jing Suoand Peter R Herman 《International Journal of Extreme Manufacturing》 2019年第4期24-32,共9页
Great strides have been made over the past decade to establish femtosecond lasers in advanced manufacturing systems for enabling new forms of non-contact processing of transparent materials.Research advances have show... Great strides have been made over the past decade to establish femtosecond lasers in advanced manufacturing systems for enabling new forms of non-contact processing of transparent materials.Research advances have shown that a myriad of additive and subtractive techniques is now possible for flexible 2D and 3D structuring of such materials with micro-and nano-scale precision.In this paper,these techniques have been refined and scaled up to demonstrate the potential for 3D writing of high-density optical packaging components,specifically addressing the major bottleneck for efficiently connecting optical fibres to silicon photonic(SiP)processors for use in telecom and data centres.An 84-channel fused silica interposer was introduced for high-density edge coupling of multicore fibres(MCFs)to a SiP chip.Femtosecond laser irradiation followed by chemical etching was further harnessed to open alignment sockets,permitting rapid assembly with precise locking of MCF positions for efficient coupling to laser written optical waveguides in the interposer.A 3D waveguide fanout design provided an attractive balancing of low losses,modematching,high channel density,compact footprint,and low crosstalk.The 3D additive and subtractive processes thus demonstrated the potential for higher scale integration and rapid photonic assembly and packaging of micro-optic components for telecom interconnects,with possible broader applications in integrated biophotonic chips or micro-displays. 展开更多
关键词 femtosecond laser micro-processing photonic packaging waveguide fanout fibre socket multicore fibre space-division multiplexing silicon photonics interposer
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高性能路由器中有扇出分割的多播调度
13
作者 全成斌 任秀丽 +1 位作者 范力军 栾贵兴 《东北大学学报(自然科学版)》 EI CAS CSCD 北大核心 2004年第4期329-332,共4页
分析了高性能路由器中多播调度所依赖的体系结构和排队管理后,着重研究了扇出分割机制中实际可行的算法·为了支持对变长数据包的直接调度,从而避免信元重组和失序处理的冗余电路;而且在保证了公平性基础上,能够进一步提高调度转发... 分析了高性能路由器中多播调度所依赖的体系结构和排队管理后,着重研究了扇出分割机制中实际可行的算法·为了支持对变长数据包的直接调度,从而避免信元重组和失序处理的冗余电路;而且在保证了公平性基础上,能够进一步提高调度转发的吞吐率并方便服务质量管理,提出了一种新的贪婪匹配公平调度算法(PGMF)·仿真结果表明该算法有较好的吞吐率和延迟特性,从硬件设计复杂度角度看,其实现复杂度是较低的·最后在分析对比基础上,给出多播调度算法的研究发展趋势· 展开更多
关键词 多播调度 路由器 服务质量 排队策略 扇出分割
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超前进位加法器优化设计的结构参数约束
14
作者 周大鹏 龙岸文 +1 位作者 徐国荣 王礼平 《中南民族大学学报(自然科学版)》 CAS 2006年第1期58-61,共4页
在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nf anin(m ax)、扇出N... 在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nf anin(m ax)、扇出Nf anout(m ax)的约束公式.公式给出了超前进位加法器结构参数(ljm、Mj)在优化设计中的约束,为超前进位加法器的优化设计规则奠定了基础. 展开更多
关键词 超前进位加法器 优化设计 结构参数 扇入 扇出 约束公式
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基于贝叶斯模型的QCA扇出结构转换特性
15
作者 陈祥叶 蔡理 +2 位作者 王森 崔焕卿 汪志春 《微纳电子技术》 北大核心 2014年第2期73-77,共5页
基于半径为2的贝叶斯模型,量化分析了量子元胞自动机(QCA)扇出结构的转换特性。分析表明,采用半径为1的贝叶斯模型进行QCA转换特性分析将导致传输线正确概率的误差增大到40%,而半径为2的贝叶斯模型平衡了运算量和计算精度,适用于QCA的... 基于半径为2的贝叶斯模型,量化分析了量子元胞自动机(QCA)扇出结构的转换特性。分析表明,采用半径为1的贝叶斯模型进行QCA转换特性分析将导致传输线正确概率的误差增大到40%,而半径为2的贝叶斯模型平衡了运算量和计算精度,适用于QCA的可靠性分析。仿真表明,扇出结构的正确概率随元胞尺寸和元胞间距的增大而逐渐降低,也随着输入条件和输出端的不同而改变,输入为‘1’时,扇出的拐角输出端的正确概率高于85%,而输入为‘0’时,拐角输出端的正确概率低于20%。这是由于QCA是一种基于量子机理进行工作的器件,不同的输入或不同的元胞尺寸和元胞间距都将造成元胞扭结能的改变,进而影响元胞的翻转概率。研究所得结论可为今后QCA的电路实现与设计和可靠性分析提供参考。 展开更多
关键词 量子元胞自动机(QCA) 扇出 贝叶斯模型 转换特性 正确概率
原文传递
面向可重构基础网络的部分扇出多播交换阻塞率模型
16
作者 张博 汪斌强 朱圣平 《通信学报》 EI CSCD 北大核心 2012年第5期49-57,65,共10页
传统网络采用调度前复制和扇出拷贝方式的多播交换模型不具备大规模可扩展能力。面向可重构基础网络,提出了一种部分扇出多播交换模型,该模型采用2×2布尔单元和布尔群组集线器建立基本交换结构,采用部分扇出拷贝方式和四状态分割... 传统网络采用调度前复制和扇出拷贝方式的多播交换模型不具备大规模可扩展能力。面向可重构基础网络,提出了一种部分扇出多播交换模型,该模型采用2×2布尔单元和布尔群组集线器建立基本交换结构,采用部分扇出拷贝方式和四状态分割编码实现自路由路径选择,进而推导了该模型在单多播混合业务源输入下的单播阻塞率、多播阻塞率和多播扇出率迭代过程。仿真实验表明:该模型在Bernoulli均匀业务源条件下,单播归一化负载强度为0.2时,多播阻塞率在10 10~10 2之间,多播时延总小于百纳秒量级上限,能够为到达业务提供时延上限保障。 展开更多
关键词 可重构基础网络 部分扇出 布尔单元 阻塞率
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孔径函数对像面光场分布的调制及其应用
17
作者 王取泉 王琳 池桂梅 《应用激光》 CSCD 北大核心 1999年第6期362-364,340,共4页
对光学相干成像系统中孔径函数对像面光场分布的调制特性进行了理论分析,并对用孔径滤波器实现光学小波变换进行了讨论。提出无编码光栅θ调制技术和全息扇出光栅制作的新方法,并给出了实验结果。
关键词 孔径函数 光场分布 光学成像系统
原文传递
功能块级电路测试产生与故障模拟中的一些基本问题
18
作者 魏道政 《电子测量与仪器学报》 CSCD 1994年第3期1-9,共9页
本文讨论以功能块为单位的数字电路测试产生与故障模拟中的一些基本问题,包括功能快的描述,故障模型,故障效应的传播,扇出重汇聚,功能块划分成单元,整个电路划分成锥体,锥体中的截面等问题,其中有些概念是门级电路中类似概念在... 本文讨论以功能块为单位的数字电路测试产生与故障模拟中的一些基本问题,包括功能快的描述,故障模型,故障效应的传播,扇出重汇聚,功能块划分成单元,整个电路划分成锥体,锥体中的截面等问题,其中有些概念是门级电路中类似概念在功能块级电路中的推广。 展开更多
关键词 功能块级 故障 电路测试 故障模拟
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集成电路中布尔线路图的优化设计
19
作者 王波 邱建林 管致锦 《南通工学院学报》 2001年第3期6-10,共5页
二叉决策图(BDDs) 是布尔函数的一个表示方法,最近它被广泛应用于逻辑综合中布尔电路的模拟和测试等领域。在这些应用中,有些基本问题需要解决,其中包括电路图到决策图的转换。文章提出了一个转换的方法并分两步叙述,首先是对... 二叉决策图(BDDs) 是布尔函数的一个表示方法,最近它被广泛应用于逻辑综合中布尔电路的模拟和测试等领域。在这些应用中,有些基本问题需要解决,其中包括电路图到决策图的转换。文章提出了一个转换的方法并分两步叙述,首先是对无扇出电路的转换,然后是对有扇出电路的转换,最后把两者结合为一个通用算法。 展开更多
关键词 二叉决策图 无扇出电路 集成电路 布尔函数 布尔电路 电路设计
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Sklansky并行前缀加法器的优化设计 被引量:3
20
作者 王晓泾 崔晓平 王大宇 《微电子学与计算机》 CSCD 北大核心 2013年第1期97-99,共3页
Sklansky结构是并行前缀加法器中一种典型的结构,但其过大扇出引起的延时增加使得对它的使用受到了限制.本文针对该问题提出了一种优化方法,它通过增加相同进位单元使得扇出系数最大为2.在Synopsys公司综合工具Design Compiler上的综合... Sklansky结构是并行前缀加法器中一种典型的结构,但其过大扇出引起的延时增加使得对它的使用受到了限制.本文针对该问题提出了一种优化方法,它通过增加相同进位单元使得扇出系数最大为2.在Synopsys公司综合工具Design Compiler上的综合结果显示,该方法在增加极小的面积的情况下使得Sklansky结构的延时降低了至少14.5%. 展开更多
关键词 并行前缀加法器 Sklansky结构 扇出 延时
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