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一种CDC信号滑动窗口时序分析方法 被引量：3
1
作者 马驰远 雷国庆 《计算机工程与科学》 CSCD 北大核心 2022年第2期214-219,共6页
异步时钟域设计中CDC信号的时序分析及收敛是超大规模高频数字电路设计功能正确的重要保证。为了减少设计面积,提出了一种CDC信号滑动窗口时序分析方法,该方法在每种corner的每条CDC通路上单独设置适当的时序约束窗口进行时序计算与分析... 异步时钟域设计中CDC信号的时序分析及收敛是超大规模高频数字电路设计功能正确的重要保证。为了减少设计面积,提出了一种CDC信号滑动窗口时序分析方法,该方法在每种corner的每条CDC通路上单独设置适当的时序约束窗口进行时序计算与分析,有效避免了常用的固定约束分析方法由于约束条件过严导致的虚假时序违反及不必要的时序修复,而使设计面积增大的问题,减轻了CDC电路的后端设计工作量。在16 nm工艺下的实验结果表明,该方法在时钟树偏差较大时与固定约束分析方法相比显著节省了设计面积。 展开更多
关键词 时钟域 cdc 滑动窗口 时序分析 固定约束
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核安全级FPGA亚稳态验证技术的研究与实践
2
作者 高玉斌 武方杰 +2 位作者 王晓燕 许先音 董玲玲 《自动化仪表》 2026年第1期25-31,37,共8页
目前,核安全级仪控系统中的现场可编程门阵列(FPGA)亚稳态问题以识别风险为主。对功能造成的负面影响通常是靠人工分析,存在分析结果不准确、不直观等问题。根据IEC 62566要求,通过对亚稳态机理的研究,创新性地提出一种针对核安全级FPG... 目前,核安全级仪控系统中的现场可编程门阵列(FPGA)亚稳态问题以识别风险为主。对功能造成的负面影响通常是靠人工分析,存在分析结果不准确、不直观等问题。根据IEC 62566要求,通过对亚稳态机理的研究,创新性地提出一种针对核安全级FPGA亚稳态问题的系统化验证技术。该技术通过跨时钟域(CDC)特征分析识别亚稳态风险点,基于亚稳态仿真模型测试亚稳态对功能的影响,并评估亚稳态平均无故障时间(MTBF)。该研究为我国核安全级FPGA亚稳态验证提供了一种通用技术。该技术成功应用于三代堆型的多个核安全级仪控系统的FPGA验证工作中。实践结果表明,该技术在可靠性验证上具有重要价值。 展开更多
关键词 仪控系统 核安全级 现场可编程门阵列 平均无故障时间 亚稳态 跨时钟域 三代堆型
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异步FIFO的模型检验方法 被引量：1
3
作者 罗莉 欧国东 +2 位作者 刘彬 徐炜遐 窦强 《计算机科学》 CSCD 北大核心 2012年第3期268-270,共3页
跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步FIFO的模型检验方法,利用模型检验工具SMV,建立了异步FIFO的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求... 跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步FIFO的模型检验方法,利用模型检验工具SMV,建立了异步FIFO的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求,同时表明该方法是行之有效的。与传统的模拟和仿真等验证方法相比较,模型检验具有能够自动进行、验证速度快、不用书写测试激励等优点。 展开更多
关键词 cdc(clock Domain Crossing) 异步FIFO LTL 符号模型检验 SMV
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机载电子跨时钟域同步电路验证及可靠性分析 被引量：4
4
作者 范毓洋 邓智 李子航 《西北工业大学学报》 EI CAS CSCD 北大核心 2022年第2期369-376,共8页
在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景... 在航空器的机载设备中存在大量的多时钟域电路,数据在进行跨时钟域传输时可能会产生亚稳态,导致数据传输错误,电路可靠性降低。但亚稳态导致的故障具有偶发性、不易重现,且现有的跨时钟域专用验证软件使用成本高昂,不支持三模冗余场景下的跨时钟域电路验证。针对此问题,提出了一种基于传统工具的寄存器传输级(RTL)验证、板级加速测试和计算评估相结合的方法。该方法能够在设计早期使用通用仿真工具发现三模应用场景或正常场景下的跨时钟域传输问题,并评估潜在跨时钟域传输风险,降低了高安全等级机载复杂电子验证经济成本和时间成本,提高电路可靠性。 展开更多
关键词 机载电子 跨时钟域 寄存器传输级验证 可靠性
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