随着信号通道数量持续增长以及模数转换器(Analog to Digital Converter,ADC)采样率快速提升,如何高效接收并分发持续生成的海量原始数据成为业界难题,其中一个关键解决思路就是充分挖掘和高效利用高速串行总线。基于现场可编程门阵列(F...随着信号通道数量持续增长以及模数转换器(Analog to Digital Converter,ADC)采样率快速提升,如何高效接收并分发持续生成的海量原始数据成为业界难题,其中一个关键解决思路就是充分挖掘和高效利用高速串行总线。基于现场可编程门阵列(Field Programmable Gate Array,FPGA)同一组收发器的接收与发送资源,提出一种手动整合优化独立功能的JESD204B接收IP与Aurora发送IP方法。即使接收与发送总线协议不同,依然可以同时使用同一组收发器的接收和发送资源。此外,高速串行总线发送与接收两端共享同源时钟,可进一步改善总线传输效率。实验及分析结果表明,相较于传统高速串行总线使用方式,硬件资源开销降低近50%,总线利用率长时间保持100%,通道之间数据严格同步。该方法资源要求少、功耗需求低,特别适用于体积、重量和功耗以及成本(SWaP-C)等限制严苛的机载、便携等应用场景。展开更多
随着电子侦察与对抗的快速迭代演进,迫切需要掌握一种能实时全方位检测分析大跨度带宽范围内所有宽/窄信号的技术,而成千上万通道的数字信道化及其轻量化实现是解决上述难题的关键核心技术。基于多级数字信道化架构、核心资源时分复用...随着电子侦察与对抗的快速迭代演进,迫切需要掌握一种能实时全方位检测分析大跨度带宽范围内所有宽/窄信号的技术,而成千上万通道的数字信道化及其轻量化实现是解决上述难题的关键核心技术。基于多级数字信道化架构、核心资源时分复用以及乒乓块随机访问存储器(Block Random Access Memory,BRAM)数据重组排列等技术,提出了一种大规模数字信道化的实现方法,并使用了一片通用FPGA实现8192路实时数字信道化设计,以较小体积、重量、功耗和成本(Size,Weight and Power-Cost,SWaP-C)大幅提升了复杂环境信号实时检测分析能力,最后实装测试验证了设计的有效性。展开更多
文摘随着信号通道数量持续增长以及模数转换器(Analog to Digital Converter,ADC)采样率快速提升,如何高效接收并分发持续生成的海量原始数据成为业界难题,其中一个关键解决思路就是充分挖掘和高效利用高速串行总线。基于现场可编程门阵列(Field Programmable Gate Array,FPGA)同一组收发器的接收与发送资源,提出一种手动整合优化独立功能的JESD204B接收IP与Aurora发送IP方法。即使接收与发送总线协议不同,依然可以同时使用同一组收发器的接收和发送资源。此外,高速串行总线发送与接收两端共享同源时钟,可进一步改善总线传输效率。实验及分析结果表明,相较于传统高速串行总线使用方式,硬件资源开销降低近50%,总线利用率长时间保持100%,通道之间数据严格同步。该方法资源要求少、功耗需求低,特别适用于体积、重量和功耗以及成本(SWaP-C)等限制严苛的机载、便携等应用场景。
文摘随着电子侦察与对抗的快速迭代演进,迫切需要掌握一种能实时全方位检测分析大跨度带宽范围内所有宽/窄信号的技术,而成千上万通道的数字信道化及其轻量化实现是解决上述难题的关键核心技术。基于多级数字信道化架构、核心资源时分复用以及乒乓块随机访问存储器(Block Random Access Memory,BRAM)数据重组排列等技术,提出了一种大规模数字信道化的实现方法,并使用了一片通用FPGA实现8192路实时数字信道化设计,以较小体积、重量、功耗和成本(Size,Weight and Power-Cost,SWaP-C)大幅提升了复杂环境信号实时检测分析能力,最后实装测试验证了设计的有效性。
