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基于DSP Builder的DDS设计及其FPGA实现 被引量：7
1
作者 王杰 马玲 +1 位作者 刘苇娜 王子旭 《现代电子技术》 2006年第14期11-12,15,共3页
直接数字合成器(DDS)具有较高的频率分辨率,可以实现频率快速切换,并且在频率改变时能保持相位的连续,很容易实现频率、相位和幅度的数字调制。从DDS的原理出发,介绍了一种基于DSP Builder查找表结构的DDS设计,并通过QuartusⅡ完成对FPG... 直接数字合成器(DDS)具有较高的频率分辨率,可以实现频率快速切换,并且在频率改变时能保持相位的连续,很容易实现频率、相位和幅度的数字调制。从DDS的原理出发,介绍了一种基于DSP Builder查找表结构的DDS设计,并通过QuartusⅡ完成对FPGA器件的配置下载过程。可编程逻辑器件具有器件规模大、工作速度快及可编程的硬件特点,非常适合用来实现DDS。 展开更多
关键词 直接数字合成器 现场可编程门阵列 DSP builder Quartus Ⅱ
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从Simulink模型自动生成VHDL代码——基于DSP Builder的FPGA设计流程 被引量：7
2
作者 张志亮 赵刚 齐星刚 《现代电子技术》 2004年第23期4-6,共3页
介绍了基于 Altera提供的 DSP Builder开发工具从 Simulink模型自动生成 VHDL 代码的一种新的 F PGA设计流程 ,并基于此流程实现了一个 7阶 F IR数字低通滤波器。
关键词 DSP builder SIMULINK 自动生成 fpga设计流程
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基于DSP Builder数字信号处理器的FPGA设计 被引量：7
3
作者 雷能芳 《电子设计工程》 2010年第11期128-130,共3页
针对使用硬件描述语言进行设计存在的问题,提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程,设计了一个12阶FIR低通数字滤波器,通过Quartus时序仿真及... 针对使用硬件描述语言进行设计存在的问题,提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程,设计了一个12阶FIR低通数字滤波器,通过Quartus时序仿真及嵌入式逻辑分析仪SignalTapⅡ硬件测试对设计进行了验证。结果表明,所设计的FIR滤波器功能正确,性能良好。 展开更多
关键词 DSP builder 数字信号处理器 QuartusⅡ 有限长脉冲响应滤波器 fpga
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基于DSP Builder的插值滤波器的设计及FPGA实现 被引量：2
4
作者 杨守良 杨保亮 《微型机与应用》 2013年第1期54-56,共3页
在数字接收机中,通常需要对采样的数据进行一定倍数的插值。采用Altera公司的DSP Builder设计工具,在MATLAB/Simulink中建立相应的算法模型并仿真。通过引入回路硬件模块,将硬件平台接入由Simulink构建的仿真测试回路中进行软硬件协同仿... 在数字接收机中,通常需要对采样的数据进行一定倍数的插值。采用Altera公司的DSP Builder设计工具,在MATLAB/Simulink中建立相应的算法模型并仿真。通过引入回路硬件模块,将硬件平台接入由Simulink构建的仿真测试回路中进行软硬件协同仿真,最后可以直接生成FPGA的下载文件。该方法简化了设计流程,降低了开发成本和周期,具有广阔的应用前景。 展开更多
关键词 DSP builder 插值滤波器 fpga 回路硬件仿真
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基于DSP Builder的OQPSK调制器设计及FPGA实现 被引量：4
5
作者 郑希 王和明 《信息化纵横》 2009年第7期39-41,44,共4页
提出了OQPSK调制器的全数字实现方案,基于DSP Builder完成了方案的建模仿真并进行了硬件验证,实验表明,所设计的调制器工作稳定、可靠,达到设计要求。
关键词 OQPSK fpga DDS DSP builder
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MATLAB/FPGA/DSP Builder在《数字信号处理》课程教学中的应用 被引量：10
6
作者 蒋小燕 《软件导刊》 2013年第4期197-199,共3页
以FIR滤波器设计为例,说明了MATLAB/FPGA/DSP Builder在《数字信号处理》课程教学中的应用。实践表明,MATLAB的引入使课程变得生动而富有吸引力;FPGA的引入为学生提供了实践创新平台,激发了学生的创新意识,提高了学生的工程能力;DSP Bui... 以FIR滤波器设计为例,说明了MATLAB/FPGA/DSP Builder在《数字信号处理》课程教学中的应用。实践表明,MATLAB的引入使课程变得生动而富有吸引力;FPGA的引入为学生提供了实践创新平台,激发了学生的创新意识,提高了学生的工程能力;DSP Builder的引入使得一个复杂电子系统设计变得容易而且直观,提高了学生的学习效率。 展开更多
关键词 MATLAB fpga DSP builder 数字信号处理 课程
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基于FPGA和DSP Builder的FIR数字滤波器设计 被引量：2
7
作者 马桂芳 刘生建 《常州工学院学报》 2011年第5期22-26,共5页
针对FIR数字滤波器的基本原理和结构特点,利用DSP Builder软件设计了一个低通的32阶FIR数字滤波器,并对此进行功能仿真,同时将该设计下载到FPGA中进行硬件测试。测试结果表明,采用该方法设计FIR滤波器简单易行,可缩短设计进程,设计出的... 针对FIR数字滤波器的基本原理和结构特点,利用DSP Builder软件设计了一个低通的32阶FIR数字滤波器,并对此进行功能仿真,同时将该设计下载到FPGA中进行硬件测试。测试结果表明,采用该方法设计FIR滤波器简单易行,可缩短设计进程,设计出的滤波器性能稳定、可靠,达到了预期目标。 展开更多
关键词 fpga DSP builder FIR滤波器
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基于FPGA和DSP Builder的FIR滤波器设计 被引量：1
8
作者 王春玲 王蒙 《泰山学院学报》 2009年第3期99-103,共5页
本文提出一种基于Altera的DSP Builder工具箱的数字滤波器新型设计方法,并通过16位FIR滤波器设计实例,说明这种方法在简化设计难度、提高设计速度和灵活性等方面的优势和应用价值.
关键词 滤波器 DSP builder 系数 仿真
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基于DSP Builder的伪随机序列发生器设计及FPGA实现 被引量：1
9
作者 杨东 王建业 《微型机与应用》 2011年第2期96-99,共4页
简要分析了伪随机序列中应用广泛的m序列,Gold序列及平衡Gold码的概念、原理和应用。提出了一种基于Altera的DSP Builder工具箱的伪随机序列产生器设计方法,并通过设计实例,说明这种方法在简化设计难度、提高设计速度和灵活性等方面的... 简要分析了伪随机序列中应用广泛的m序列,Gold序列及平衡Gold码的概念、原理和应用。提出了一种基于Altera的DSP Builder工具箱的伪随机序列产生器设计方法,并通过设计实例,说明这种方法在简化设计难度、提高设计速度和灵活性等方面的优点和应用价值。并提出了其仿真和FPGA实现的基本方法。 展开更多
关键词 DSP builder M序列 GOLD序列 平衡Gold码
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基于DSPBuilder的数字下变频器的FPGA设计 被引量：2
10
作者 马涛 陈娟 单洪 《电子技术应用》 北大核心 2006年第7期93-96,共4页
数字下变频是软件无线电的核心技术之一。阐述了多级抽取结构数字下变频器的原理,介绍了系统级设计的新方法,利用系统工具DSPBuilder给出了数字下变频器的FPGA设计方法,讨论了各个抽取滤波器的性能要求。用双边带调幅信号(DSB)作为激励... 数字下变频是软件无线电的核心技术之一。阐述了多级抽取结构数字下变频器的原理,介绍了系统级设计的新方法,利用系统工具DSPBuilder给出了数字下变频器的FPGA设计方法,讨论了各个抽取滤波器的性能要求。用双边带调幅信号(DSB)作为激励信号,给出了具体的仿真验证。 展开更多
关键词 软件无线电 数字下变频 fpga DSPbuilder
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基于DSP Builder数字滤波器的FPGA设计 被引量：1
11
作者 雷能芳 《价值工程》 2011年第7期141-142,共2页
现场可编程门阵列(FPGA)器件广泛应用于数字信号处理领域,而使用VHDL或VerilogHDL语言进行设计比较复杂。提出一种采用DSP Builder实现IIR数字滤波器的设计方案,按照Matlab/Simulink/DSP Builder/QuartusⅡ的设计流程,设计了一个4阶IIR... 现场可编程门阵列(FPGA)器件广泛应用于数字信号处理领域,而使用VHDL或VerilogHDL语言进行设计比较复杂。提出一种采用DSP Builder实现IIR数字滤波器的设计方案,按照Matlab/Simulink/DSP Builder/QuartusⅡ的设计流程,设计了一个4阶IIR低通数字滤波器,并通过QuartusⅡ软件中的嵌入式逻辑分析仪SignalTapⅡ对设计进行了硬件实时测试。结果表明,所设计的IIR数字滤波器功能正确,性能良好。 展开更多
关键词 fpga 无限长脉冲响应滤波器 DSP builder QuartusⅡ
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基于FPGA的MobileNetV1目标检测加速器设计 被引量：3
12
作者 严飞 郑绪文 +2 位作者 孟川 李楚 刘银萍 《现代电子技术》 北大核心 2025年第1期151-156,共6页
卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分... 卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。 展开更多
关键词 卷积神经网络 目标检测 fpga MobileNetV1 并行计算 硬件加速
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基于国产DSP和FPGA的高速信号处理板硬件电路设计 被引量：2
13
作者 孙艳萍 边晨通 +1 位作者 屈文涛 宋淑军 《仪表技术与传感器》 北大核心 2025年第5期33-38,共6页
针对目前高速信号处理板多选用国外芯片,国产化程度较低的问题,文中基于DSP和FPGA芯片完成了高速信号处理板国产化设计。首先考虑高速信号处理板应用于人工智能、图像处理等领域,是一种高精度和复杂运算的场景,因此选择DSP芯片FTDOC35BB... 针对目前高速信号处理板多选用国外芯片,国产化程度较低的问题,文中基于DSP和FPGA芯片完成了高速信号处理板国产化设计。首先考虑高速信号处理板应用于人工智能、图像处理等领域,是一种高精度和复杂运算的场景,因此选择DSP芯片FTDOC35BB_FT_M6678为主设计信号处理模块,选择FPGA芯片FMQL45T900为主设计控制单元模块;然后在CANDENCE软件中进一步采用分布式设计硬件电路,完成了高速信号接口模块、DDR3存储模块、EMIF模块的电路设计;最后使用CCS5.5集成开发环境对高速信号处理板各个接口及外设进行了测试。测试指标均达到要求,证明该高速信号处理板国产化设计切实可行,加速了高速信号处理板的国产化进程。 展开更多
关键词 国产化 fpga DSP 高速信号
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DSPbuilder在基于FPGA的DSP设计中的应用
14
作者 卢青 丁恩杰 张余峰 《工矿自动化》 北大核心 2005年第z1期99-101,共3页
本文介绍了一种基于FPGA的设计DSP的全新的设计软件DSPbuilder以及它的功能与特点,并且结合具体实例说明了设计流程.
关键词 DSPbuilder fpga DSP 系统
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基于FPGA的脉冲激光告警系统设计
15
作者 张瑞 武振涛 +3 位作者 薛鹏 杨帅 徐承雨 王志斌 《激光杂志》 北大核心 2025年第6期29-35,共7页
针对脉冲激光被广泛应用于编码通信、精确制导、高功率毁伤等激光武器的情况,且目前缺少对脉冲激光威胁进行有效告警的措施,为此提出了一种基于FPGA的脉冲激光告警系统。通过增加积分时间在帧周期内的占比来提高脉冲捕获概率,采用图像... 针对脉冲激光被广泛应用于编码通信、精确制导、高功率毁伤等激光武器的情况,且目前缺少对脉冲激光威胁进行有效告警的措施,为此提出了一种基于FPGA的脉冲激光告警系统。通过增加积分时间在帧周期内的占比来提高脉冲捕获概率,采用图像差分提高信噪比,并快速提取光斑坐标,最后以查表的形式读出来袭激光的方位、俯仰角度。利用FPGA并行处理的优势,能保证对脉冲激光的实时响应。实验结果表明,该系统在220 mW@1064 nm激光器模拟输入的条件下,对脉冲宽度范围为100 ns~100μs的脉冲激光实现告警,测量角度误差小于0.3°,对单脉冲的捕获概率能达到97%,并能实现1064 nm、1313 nm、1550 nm等常用激光波长的识别。 展开更多
关键词 激光告警 脉冲激光 数据处理 fpga
原文传递
基于后量子密码改进算法的FPGA设计优化 被引量：2
16
作者 田洪亮 王馨语 张海武 《粘接》 2025年第2期155-157,共3页
为了提高硬件整体的运算效率,研究提出了一种可以降低Crystals-Kyber算法复杂度的改进算法,硬件实现方式采用基于频率抽取的数论变换(NTT)算法。通过合并NTT计算层减少需要的的内存量,设计了一种迭代型NTT和流水型NTT相结合的硬件结构... 为了提高硬件整体的运算效率,研究提出了一种可以降低Crystals-Kyber算法复杂度的改进算法,硬件实现方式采用基于频率抽取的数论变换(NTT)算法。通过合并NTT计算层减少需要的的内存量,设计了一种迭代型NTT和流水型NTT相结合的硬件结构。与之前其他的设计相比较,基于Crystals-Kyber算法的可编程门阵列(FPGA)优化实现了高效的NTT多项式乘法。实验结果表明,所提方案优化算法使用了较快的计算速度和较少的计算周期,以及较小的面积时间乘积(Area Time,AT),改进的Crystals-Kyber算法与其他算法相比,至少缩短了39.13%的NTT计算周期,并缩短了47.50%计算时间,优化了基于格密码的执行时间和硬件资源开销。 展开更多
关键词 后量子密码 NTT算法 fpga
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基于DSP Builder的巴克码检出设计及FPGA实现 被引量：2
17
作者 任璟 张安堂 岳鸿鹏 《电光与控制》 北大核心 2010年第11期86-88,共3页
巴克码是最常用的帧同步码组。为了实现巴克码组的有效检出,利用DSP Builder设计了一种新的13位巴克码识别器电路。在Matlab/Simulink中对设计的电路进行了纯数字仿真,然后将设计的系统载入到FPGA芯片中,运用硬件在回路仿真技术进行半... 巴克码是最常用的帧同步码组。为了实现巴克码组的有效检出,利用DSP Builder设计了一种新的13位巴克码识别器电路。在Matlab/Simulink中对设计的电路进行了纯数字仿真,然后将设计的系统载入到FPGA芯片中,运用硬件在回路仿真技术进行半实物仿真。结果表明,基于DSP Builder设计的巴克码检出电路简单易行、稳定可靠,达到了预期的要求。 展开更多
关键词 信号传输 帧同步 巴克码识别器 DSP builder 硬件在回路仿真
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基于FPGA的实时核信号堆积分离算法实现及验证
18
作者 唐超 周文雄 +5 位作者 童腾 张传文 李道武 黄润之 潘良明 魏龙 《核技术》 北大核心 2025年第8期52-62,共11页
在核探测中,随着实验研究的深入,探测器信号的计数率越来越高。然而,高计数率下的核信号堆积问题会影响后续数据分析的效率和精度,因此需要对堆积信号进行处理。目前常用的解决方法是采用堆积识别判弃,但此方法会造成计数的丢失,在一些... 在核探测中,随着实验研究的深入,探测器信号的计数率越来越高。然而,高计数率下的核信号堆积问题会影响后续数据分析的效率和精度,因此需要对堆积信号进行处理。目前常用的解决方法是采用堆积识别判弃,但此方法会造成计数的丢失,在一些定时分析等应用中存在局限性。本文提出一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的实时堆积分离算法,通过对原始信号进行快/慢成形处理,快成形采用三角成形方法,用于获取核信号的到达时间,以确定是否发生堆积;慢成形采用梯形成形方法,用于提取核信号的能量信息,同时借助梯形信号对称上升/下降沿特征,根据叠加原理和堆积发生时间点分离堆积信号,提升系统计数性能,其算法简单且计算量小,利于在FPGA内中实现。在仿真测试实验中,所提算法在保证分离准确度前提下计数率有效提高4%~26.5%,在放射源实验中,所提算法在所测试计数率范围内,计数率有效提高6.8%~13.5%,为高计数率环境下堆积信号处理提供了新的分离方法。 展开更多
关键词 核信号堆积 高计数率 梯形成形 堆积分离 fpga
原文传递
基于DSP Builder的5/3提升小波变换的FPGA实现 被引量：3
19
作者 王雷 杨允基 《计算机与数字工程》 2011年第5期175-178,共4页
基于FPGA(现场可编程门阵列)的硬件设计方法越来越流行,QuartusⅡ设计软件也随之广泛使用,然而其本身的局限性导致它在算法级无法像MATLAB那样直观地搭建信号模型,同时MATLAB的也有不能实现硬件电路的先天缺陷,DSP Builder很好的结合了... 基于FPGA(现场可编程门阵列)的硬件设计方法越来越流行,QuartusⅡ设计软件也随之广泛使用,然而其本身的局限性导致它在算法级无法像MATLAB那样直观地搭建信号模型,同时MATLAB的也有不能实现硬件电路的先天缺陷,DSP Builder很好的结合了上述2款软件的优势,提供了一种联合设计的有效方法。以5/3提升小波的硬件实现为例,对该方法进行解释并验证其可行性。 展开更多
关键词 现场可编程门阵列 DSP builder 甚高速集成电路硬件描述语言 提升小波变换
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基于正规基的大规模S盒FPGA设计与实现
20
作者 张磊 李国元 +2 位作者 洪睿鹏 王建新 肖超恩 《密码学报(中英文)》 北大核心 2025年第4期854-869,共16页
传统上的分组密码S盒硬件实现采用查表法,其实现效果受到芯片资源的限制.针对16-bit大规模S盒在FPGA硬件实现中资源消耗大的问题,本文提出了基于复合域中正规基的S盒构造方法,研究使用较少的硬件资源实现16-bit S盒.首先,设计了基于复... 传统上的分组密码S盒硬件实现采用查表法,其实现效果受到芯片资源的限制.针对16-bit大规模S盒在FPGA硬件实现中资源消耗大的问题,本文提出了基于复合域中正规基的S盒构造方法,研究使用较少的硬件资源实现16-bit S盒.首先,设计了基于复合域的16-bit S盒构造实现方案,构建了线性的同构映射矩阵及其逆矩阵.其次,通过映射矩阵使有限域GF(2^(16))的乘法逆转换到复合域GF((((2^(2))^(2))^(2))^(2))上,进而将非线性的高维乘法逆简化为低维子域运算.然后,通过分析各级复合域不同参数对S盒实现的影响,筛选最优参数.最后,结合所提出的16-bit S盒构造实现框架,本文利用Xilinx公司的Vivado开发工具,以MK-3算法的16-bit S盒为例进行了FPGA仿真验证与性能分析.结果表明,本文构造方法实现的MK-3算法S盒需要186个LUT,时钟频率为114.129 MHz,在时钟频率/LUT的性能指标下达到了0.61360.同目前已公开文献同类方法中的最优实现性能0.43538相比,性能提升了40.93%.本文的16-bit S盒实现方案能够在降低硬件资源消耗的同时保持密码算法较高的运行频率,对有基于有限域构造的S盒的高效软硬件实现具有一定的参考价值. 展开更多
关键词 大规模S盒 复合域 正规基 MK-3算法 fpga
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