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基于Radix-4 Booth编码的并行乘法器设计 被引量：1
1
作者 范文兵 周健章 《郑州大学学报（工学版）》 CAS 北大核心 2025年第1期26-33,共8页
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化... 速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。 展开更多
关键词 Radix-4 booth编码 面积 传输延时 编码器 解码器 Wallace压缩
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基于改进压缩器的新型Wallace树乘法器设计
2
作者 黄瑞钧 刘杰 +3 位作者 刘红海 唐学峰 洪军 李靖宇 《智能计算机与应用》 2025年第9期101-106,共6页
为了降低延时和功耗,提高处理器整体性能,优化乘法器关键路径成为乘法器设计的一个重要方法。首先,通过精减压缩器逻辑表达式中的逻辑冗余项,减少电路复杂度,缩短电路关键路径,达到降低压缩器延时的目的。然后,利用Booth算法,结合所提... 为了降低延时和功耗,提高处理器整体性能,优化乘法器关键路径成为乘法器设计的一个重要方法。首先,通过精减压缩器逻辑表达式中的逻辑冗余项,减少电路复杂度,缩短电路关键路径,达到降低压缩器延时的目的。然后,利用Booth算法,结合所提的改进型压缩器,采用Wallace树结构对32位乘法器进行重新设计,把关键路径延时减少到11个异或门。最后,基于SIMC180 nm工艺对所设计的乘法器进行仿真验证,实验结果表明所提设计方案能有效提高计算速度,降低功耗,优于现有的乘法器方案。 展开更多
关键词 乘法器 压缩器 booth编码 WALLACE树
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新型高速CSD编码滤波器及VLSI的实现 被引量：1
3
作者 唐长文 吴俊军 闵昊 《半导体技术》 CAS CSCD 北大核心 2001年第11期22-25,共4页
通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工... 通过对ＢＯＯＴＨ型乘法器、而速加法器结构和ＣＳＤ编码滤波器结构的深入研究，开发出一种新型高速ＣＳＤ编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反ＳＩＮＣ滤波器，并在ＡＬＣＡＴＥＬ ０．３５ｕｍ ＣＭＯＳ工艺实现。芯片规模 ７５００门，面积 １．００ｍｍ ｘ ０．４２ｍｍ。 展开更多
关键词 有限冲击响应滤波器 CSD码 booth乘法器 加法树 VLSI
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高性能SIMD乘法阵列体系结构
4
作者 吴虎成 刘洋徐瑞 刘建平 《微电子学与计算机》 CSCD 北大核心 2014年第3期9-13,共5页
描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入... 描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入了"溢出补偿技术"解决了复数矩阵乘法运算的判溢出问题.通过牺牲非关键路径上短位宽乘法性能,提高关键路径上高位宽乘法性能.所述结构与文献[1]中乘法簇结构相比,64位乘法延时减少3.65%,面积降低3.92%,功耗提高5.71%. 展开更多
关键词 SIMD乘法 定点 乘加 booth编码 点积乘法 复数乘法
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一个新的基于radix-8的标量乘算法
5
作者 程一飞 陈文莉 《计算机技术与发展》 2007年第10期155-157,161,共4页
椭圆曲线标量乘是椭圆曲线密码系统中最关键、最耗时的运算,因此如何快速高效实现标量乘运算是研究的重点。目前常见的标量乘算法有:double-and-add算法,NAF算法,MOF算法等,但它们都是基于radix-2编码表示的,无论采用何种编码,倍点运算... 椭圆曲线标量乘是椭圆曲线密码系统中最关键、最耗时的运算,因此如何快速高效实现标量乘运算是研究的重点。目前常见的标量乘算法有:double-and-add算法,NAF算法,MOF算法等,但它们都是基于radix-2编码表示的,无论采用何种编码,倍点运算的次数都不变,减少的只是点加(或点减)运算的次数。提出一个基于radix-8表示的新的编码方法,及一个基于radix-8表示的标量乘算法,通过用八倍点运算代替倍点运算,且编码是从左到右(即从最高位向最低位)进行,编码和主计算可以合并,提高实现效率并节省内存空间。实验结果表明,该算法较经典的double-and-add算法能够提高效率30%以上。 展开更多
关键词 椭圆曲线密码系统 标量乘 radix-8表示 改进booth算法 编码
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FT-SIMD:一种高性能乘法器的设计 被引量：1
6
作者 李国强 陈书明 +1 位作者 万江华 杨惠 《计算机工程与科学》 CSCD 北大核心 2012年第1期53-57,共5页
为了提高多媒体数据的处理能力,高性能DSP普遍引入了SIMD技术。作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究,提出了一种新的SIMD乘法器体系结构,采用两个16×8乘法器,通过对其操作数和结... 为了提高多媒体数据的处理能力,高性能DSP普遍引入了SIMD技术。作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究,提出了一种新的SIMD乘法器体系结构,采用两个16×8乘法器,通过对其操作数和结果进行符号扩展和拼接等处理,简单而高效地实现了16位FT-SIMD乘法器。同时,本体系结构可以扩展为32位和64位的SIMD乘法器。 展开更多
关键词 SIMD 乘法器 5-2压缩 4-2压缩 booth编码
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高效乘除法器的设计研究
7
作者 胡振波 曾强辉 +1 位作者 毛志刚 张学鹏 《信息技术》 2010年第3期48-51,共4页
在某些复杂通信与多媒体算法中经常出现乘除法(A*B/C)运算,利用二进制补码乘法与除法的相似性,提出了一种高效的实现方式。该乘除法器使用冗余的商选择机制与两级CSA结构,在复用除法硬件资源的基础上即可完成乘法操作。32比特乘法可在1... 在某些复杂通信与多媒体算法中经常出现乘除法(A*B/C)运算,利用二进制补码乘法与除法的相似性,提出了一种高效的实现方式。该乘除法器使用冗余的商选择机制与两级CSA结构,在复用除法硬件资源的基础上即可完成乘法操作。32比特乘法可在11个时钟周期完成,除法在16个周期完成,故32比特的乘除法运算(A*B/C)可在27个周期完成,与传统的实现方式相比,总时钟数大为缩短,且具有设计复杂度低,面积小等优点。 展开更多
关键词 乘法器 除法器 基2的booth编码 CSA on-the-fly转换
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一种高速2-D滑动FFT的设计实现
8
作者 许丁鸿 张多利 +2 位作者 陶相颖 韩帅鹏 宋宇鲲 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2023年第7期912-918,共7页
文章介绍了采用2-D快速傅里叶变换(fast Fourier transform,FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit,ASIC)设计。传统FFT... 文章介绍了采用2-D快速傅里叶变换(fast Fourier transform,FFT)算法的滑动窗FFT的基本特性原理和硬件实现过程,完成了窗长256点、步长16点的2-D滑动窗FFT的专用集成电路(application specific integrated circuit,ASIC)设计。传统FFT算法受序列完整性的制约,时滞较大,无法满足某些高实时性信号分析领域的处理速度要求。该文采用滑动FFT算法,克服了传统FFT对序列完整性的依赖,设计的滑动FFT处理器使用2-D FFT压缩新序列计算时间,以基16蝶形运算器为核心,采用系数复用和高基Booth方法优化系数编码技术压缩乘法器的数量,减少电路面积。所设计的2-D滑动FFT完成单次滑动窗长的计算时间比传统算法节约了16.1%,变换结果与MATLAB的运算结果相比,信噪比(signal-to-noise ratio,SNR)大于130 dB。在TSMC 28 nm的工艺下,工作主频为600 MHz,面积为1980μm×2060μm。 展开更多
关键词 快速傅里叶变换(FFT) 滑动FFT 2-D FFT算法 高基booth编码
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自适应均衡器的FPGA设计 被引量：2
9
作者 和玮苹 张会生 《信息安全与通信保密》 2006年第8期146-148,共3页
论文介绍了自适应盲均衡器的FPGA设计,主要对自适应均衡器的核心运算单元-采用booth编码算法设计的高性能乘累加(MAC)运算单元进行了详细描述。
关键词 均衡器 盲均衡 MAC单元 booth编码
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