AXI4接口的DDR3在雷达信号处理数据缓存中的应用

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作者 张远安 赵博 杜力 《火控雷达技术》 2025年第2期43-49,共7页

现代雷达设计中,雷达工作时序越来越灵活,也越来越复杂,对于雷达信号处理来说,往往需要利用FPGA缓存以及重排部分中间数据,而FPGA内部存储器资源有限,所以常用FPGA外挂的DDR3对数据进行缓存。AXI4接口的DDR3在缓存数据时,用户无需关注D... 现代雷达设计中,雷达工作时序越来越灵活,也越来越复杂,对于雷达信号处理来说,往往需要利用FPGA缓存以及重排部分中间数据,而FPGA内部存储器资源有限,所以常用FPGA外挂的DDR3对数据进行缓存。AXI4接口的DDR3在缓存数据时,用户无需关注DDR3底层的写、读时序,只需要按照AXI4接口协议写、读DDR3,并且用户层逻辑可以同时进行写、读操作。本文对AXI4接口的DDR3写、读操作进行详细说明,并对DDR3的写、读效率进行仿真分析,结合雷达信号处理中复杂数据流的缓存需求,对具体应用也进行设计。 展开更多

关键词 雷达信号处理 FPGA axi4 DDR3 数据缓存

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基于事务级协同仿真的AXI4交易器设计与验证

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作者 计润五 黄正峰 +1 位作者 杨滔 孙亮 《合肥工业大学学报(自然科学版)》 北大核心 2025年第9期1201-1207,共7页

针对软硬件协同仿真过程中通信时间不同步和硬件仿真速度受限的难题,文章设计实现了一种高级可扩展接口(Advanced eXtensible Interface 4,AXI4)协议的交易器。基于事务级的软硬件协同仿真,结合硬件描述语言特性以及函数式编程的软件特... 针对软硬件协同仿真过程中通信时间不同步和硬件仿真速度受限的难题,文章设计实现了一种高级可扩展接口(Advanced eXtensible Interface 4,AXI4)协议的交易器。基于事务级的软硬件协同仿真,结合硬件描述语言特性以及函数式编程的软件特性,使用SpinalHDL硬件描述语言设计一种AXI4接口协议的交易器,利用高级语言的敏捷特性对交易器生成流程进行高效处理,加速仿真验证阶段的编译流程。基于通用验证方法学(universal verification methodology,UVM)搭建验证平台对设计的交易器进行功能验证,结果显示交易器的代码覆盖率综合达到99.17%,功能覆盖率达到100%,符合交易器的功能要求。调用AXI Interconnect IP作为待测设计(design under test,DUT)在国产硬件仿真器-HyperSemu上实现事务级传输,结果显示,相较于纯软件仿真加速比达29.94,加快了协同仿真的验证速度,提升了仿真性能。 展开更多

关键词 交易器 高级可扩展接口(axi4) 通用验证方法学(UVM) 硬件仿真器 SpinalHDL硬件描述语言

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基于FPGA的AXI4总线时序设计与实现 被引量：26

3

作者 马飞 刘琦 包斌 《电子技术应用》 北大核心 2015年第6期13-15,19,共4页

针对AXI4总线设备之间的高速数据传输需求,根据AXI4总线协议,设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心,采用VHDL语言,完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利... 针对AXI4总线设备之间的高速数据传输需求,根据AXI4总线协议,设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心,采用VHDL语言,完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明,依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系,实现数据的高速正确传输,总线数据传输速率能够达到1.09 GB/s。 展开更多

关键词 axi4总线 时序控制

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基于AXI4-Stream总线的数字视频接口IP核设计 被引量：7

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作者 郑建立 漆荣辉 张璐 《电子科技》 2016年第9期161-165,共5页

针对数字视频IP核间高速流数据传输,设计并实现了一种基于AXI4-Stream总线的数字视频接口IP核,对外部输入ITU601格式的数字视频信号,将其格式转化为符合AXI4-Stream总线协议的信号,并通过IP核的主端口输出到下一级IP核的从端口。采用Xil... 针对数字视频IP核间高速流数据传输,设计并实现了一种基于AXI4-Stream总线的数字视频接口IP核,对外部输入ITU601格式的数字视频信号,将其格式转化为符合AXI4-Stream总线协议的信号,并通过IP核的主端口输出到下一级IP核的从端口。采用Xilinx ISE Design Suite 14.6软件综合设计实现,结合ISE自带ISim软件完成功能仿真,通过实际硬件电路验证了设计的正确性及可行性。 展开更多

关键词 axi4-Stream 数字视频信号 IP核

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AXI4-Stream总线的FPGA视频系统的开发研究 被引量：12

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作者 贺理 赵鹤鸣 邵雷 《单片机与嵌入式系统应用》 2015年第12期42-45,共4页

基于AXI4-Stream总线协议,在Xilinx公司提供的FPGA上实现了一个具有缺陷像素校正、色彩滤波阵列插值、图像降噪实时图像采集与显示功能的视频系统。AXI4-Stream总线协议由ARM公司提出,该协议专门针对视频、音频、数组等数据在片内通信... 基于AXI4-Stream总线协议,在Xilinx公司提供的FPGA上实现了一个具有缺陷像素校正、色彩滤波阵列插值、图像降噪实时图像采集与显示功能的视频系统。AXI4-Stream总线协议由ARM公司提出,该协议专门针对视频、音频、数组等数据在片内通信设计。利用IP核进行嵌入式系统开发具有简化设计、缩短开发周期等明显优势。设计结果显示,基于AXI4-Stream总线的视频系统具有通用性强、独立、简洁易维护等优势。 展开更多

关键词 axi4-Stream XILINX FPGA IP核 CMOS图像传感器 视频系统

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基于Vivado HLS的特征点坐标提取和AXI4-Stream接口高速传输 被引量：3

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作者 高辉 于恒 《信息技术》 2020年第4期27-31,共5页

基于ZYNQ-7000片上系统(SOC)的嵌入式图像处理模块实现了特征点提取和高速数据传输,降低了图像处理部分的功耗,同时提高了处理速度。为了同时发挥ZYNQ芯片中处理器系统(PS)和可编程逻辑(PL)的优势,在PL中实现计算密集型的图像处理过程... 基于ZYNQ-7000片上系统(SOC)的嵌入式图像处理模块实现了特征点提取和高速数据传输,降低了图像处理部分的功耗,同时提高了处理速度。为了同时发挥ZYNQ芯片中处理器系统(PS)和可编程逻辑(PL)的优势,在PL中实现计算密集型的图像处理过程以提高处理速度,而在PS中控制系统的流程以提高模块的灵活性,还利用Vivado HLS高层次综合工具生成特征提取和坐标计算的IP核。所提出的图像处理和传输方案具有较高的处理速度,比基于ARM的方案实现速度提升了15.6倍。 展开更多

关键词 VIVADO HLS 硬件加速 axi4-Stream

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AXI4总线的USB2.0设备控制器IP核设计 被引量：2

7

作者 韩进 秦宏超 刘锴 《单片机与嵌入式系统应用》 2017年第1期47-51,共5页

本设计依托星核计划——山东国产IP软核平台,基于最新片上总线AMBA4.0协议,使用VerilogHDL语言完成了主要由AXI4总线接口、ULPI模式控制、封包、解包和协议处理等模块组成的USB2.0设备控制器的IP核设计,通过综合验证证明了设计的正确性... 本设计依托星核计划——山东国产IP软核平台,基于最新片上总线AMBA4.0协议,使用VerilogHDL语言完成了主要由AXI4总线接口、ULPI模式控制、封包、解包和协议处理等模块组成的USB2.0设备控制器的IP核设计,通过综合验证证明了设计的正确性,并有效降低了FPGA逻辑资源占用率。可以根据实际应用要求将设计的USB2.0控制器IP核直接移植到FPGA内部,实现USB数据传输协议,省去了USB协议芯片,节省了产品开发成本,并且有效缩短了产品设计周期。 展开更多

关键词 USB2.0 IP核 axi4总线 VERILOGHDL

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基于FPGA的LocalLink/AXI4-S总线协议转换模块设计

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作者 张秀清 王金晓 王晓君 《电子制作》 2023年第20期11-14,共4页

针对LocalLink协议和AXI4-S总线协议之间的数据通信问题,设计了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的LocalLink/AXI4-Stream(AXI4-S)总线协议转换模块。该模块采用逻辑电路配合使用register slice的方法在F... 针对LocalLink协议和AXI4-S总线协议之间的数据通信问题,设计了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的LocalLink/AXI4-Stream(AXI4-S)总线协议转换模块。该模块采用逻辑电路配合使用register slice的方法在FPGA内部实现了两协议之间的转换功能。经过仿真验证,可以证明该模块功能稳定,简化了复杂性。 展开更多

关键词 FPGA 数据通信 LocalLink axi4-Stream

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基于AXI4的卫星接收机DDR3多端口存储的设计 被引量：7

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作者 张宇嘉 杨晓非 姚行中 《电子器件》 CAS 北大核心 2016年第3期617-622,共6页

针对卫星图像实时接收与处理系统提出的实际应用需求，采用Xilinx Virtex 6系列FPGA为平台设计了一种基于AXI4总线结构的多端口DDR3 SDRAM存储控制器。允许多模块实时对单一DDR3存储器进行访问，满足现有系统中不同模块需同时缓存各阶... 针对卫星图像实时接收与处理系统提出的实际应用需求，采用Xilinx Virtex 6系列FPGA为平台设计了一种基于AXI4总线结构的多端口DDR3 SDRAM存储控制器。允许多模块实时对单一DDR3存储器进行访问，满足现有系统中不同模块需同时缓存各阶段卫星图像的需求。实际功能验证和ChipScope采样读写信号证明了系统的可行性与可靠性，计算得出最大传输带宽达6.0 Gbit/s、最高带宽利用率在70%～93%之间。应用AXI4总线结构，本多端口存储控制器在高速数据读写系统中具有很高的拓展应用价值。 展开更多

关键词 存储控制器 多端口 axi4 DDR3 SDRAM FPGA 卫星图像接收处理

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基于UVM的AXI4-Stream可重用验证平台设计 被引量：7

10

作者 徐春琳 倪伟 宋宇鲲 《合肥工业大学学报（自然科学版）》 CAS 北大核心 2020年第12期1639-1645,共7页

文章针对传统寄存器传输级代码验证平台重用性差、覆盖率低以及自动化程度低等问题,利用通用验证方法学(universal verification methodology,UVM)设计了一个支持多AXI4-Stream设备互联结构验证的通用AXI4-Stream验证平台;设计了受约束... 文章针对传统寄存器传输级代码验证平台重用性差、覆盖率低以及自动化程度低等问题,利用通用验证方法学(universal verification methodology,UVM)设计了一个支持多AXI4-Stream设备互联结构验证的通用AXI4-Stream验证平台;设计了受约束随机测试、基础测试及直接测试3种测试用例,并采用功能覆盖率模型自动统计功能覆盖率。仿真结果表明,该验证平台功能覆盖率达到100%,具有良好的可配置性与可重用性,可显著提高验证效率。 展开更多

关键词 通用验证方法学(UVM) axi4-Stream验证平台 可重用性

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基于RISC-V处理器的TileLink与AXI4总线桥设计与实现 被引量：1

11

作者 洪广伟 崔超 +1 位作者 虞致国 顾晓峰 《微电子学与计算机》 2022年第4期100-108,共9页

RISC-V是近年提出的一种开源精简指令集架构,TileLink总线是专为RISC-V处理器设计的片上总线.为使RISC-V处理器灵活适配更多已有的AXI4 IP资源,提出一种高效率TileLink与AXI4总线桥设计方案,其中由一系列功能子模块匹配总线间数据传输... RISC-V是近年提出的一种开源精简指令集架构,TileLink总线是专为RISC-V处理器设计的片上总线.为使RISC-V处理器灵活适配更多已有的AXI4 IP资源,提出一种高效率TileLink与AXI4总线桥设计方案,其中由一系列功能子模块匹配总线间数据传输方式的差异,以流水线传输形式实现数据跨协议的传输,增加总线桥的数据吞吐量.在实现总线桥不同通道间的转换时,采用不同的仲裁策略,在AXI4总线的响应转换过程中,采用固定优先级仲裁,优先转换数据响应,保证系统整体运行效率;在AXI4总线的写数据和读数据事务转换过程中,采用轮询仲裁,保证写数据和读数据的公平性,均衡分配目标通道带宽,提高总线带宽利用率和系统传输效率.从模块级用TileLink随机测试激励对总线桥进行仿真验证,并通过在RISC-V处理器上挂载AXI4接口PCI Express根复合体,从FPGA系统级进行验证,结果表明,设计的总线桥能够正确转换协议,并且能较大提高系统带宽利用率.总线桥在SMIC 55 nm CMOS工艺下进行了ASIC实现,工作频率达714 MHz,版图面积405×405μm^(2). 展开更多

关键词 RISC-V 总线桥 TileLink总线 axi4总线 流水线传输

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基于AXI4总线的红外图像处理系统设计 被引量：3

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作者 朱祥路 陈洲 +1 位作者 宫文峰 岳松 《电子技术应用》 2023年第8期130-135,共6页

为了提升红外热像仪图像处理系统中数据处理模块访问DDR存储器的带宽效率与系统可靠性,采用Xilinx Kintex-7系列FPGA设计了一种基于AXI4总线的DDR存储器访问方案,实现了AXI4总线的用户接口设计,完成了对DDR存储器的多端口实时访问控制... 为了提升红外热像仪图像处理系统中数据处理模块访问DDR存储器的带宽效率与系统可靠性,采用Xilinx Kintex-7系列FPGA设计了一种基于AXI4总线的DDR存储器访问方案,实现了AXI4总线的用户接口设计,完成了对DDR存储器的多端口实时访问控制需求。测试结果证明了设计的可行性,接口符合AXI4总线协议规定,使红外图像处理系统中数据模块对DDR的读写带宽与效率达到一个较高的水平。 展开更多

关键词 FPGA axi4 红外图像处理 DDR

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基于AXI4总线的SoC中离散量信号控制IP核的设计与验证 被引量：10

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作者 杨博 楚要钦 +1 位作者 景德胜 高浩 《信息通信》 2020年第3期90-92,共3页

文章以Xilinx公司推出的Zynq-7000全可编程SoC作为研究对象,基于AXI4总线协议,采用VHDL语言,在Zynq-7000 SoC内实现了AXI4总线对离散量信号读写控制逻辑的IP核设计。使用Vivado 2015.4开发环境完成了逻辑的设计与验证,仿真分析和实际测... 文章以Xilinx公司推出的Zynq-7000全可编程SoC作为研究对象,基于AXI4总线协议,采用VHDL语言,在Zynq-7000 SoC内实现了AXI4总线对离散量信号读写控制逻辑的IP核设计。使用Vivado 2015.4开发环境完成了逻辑的设计与验证,仿真分析和实际测量结果证明了所设计的IP核数据读写传输正确,符合预期的功能要求。 展开更多

关键词 axi4总线 Zynq IP核 VHDL

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一种AXI4总线转局部总线接口设计方法

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作者 秦冲 邓道杰 朱耀国 《通信电源技术》 2020年第8期103-106,共4页

针对AXI4总线设备的数据传输需求,根据AXI4总线协议,实现了一种AXI4总线到局部总线接口的转换逻辑设计方法。该方法以FPGA为核心,采用VHDL语言,完成了满足AXI4总线协议和目标模块接口时序要求的逻辑单元设计。

关键词 axi4总线 FPGA 局部总线接口

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基于Zynq平台的EtherCAT主站的软硬件协同设计 被引量：1

15

作者 李东鹏 杨之乐 +1 位作者 赵虹 肖溱鸽 《仪表技术与传感器》 北大核心 2025年第4期40-44,49,共6页

针对工业自动化对控制能力和强实时性的需求,提出了一种基于FPGA的改进型EtherCAT硬件主站方案。该方案利用Zynq-7000平台,在PL端实现FPGA协议栈,以保证核心功能的高效执行。基于AXI4总线设计PS与PL间的数据交互机制,提升主站的灵活性... 针对工业自动化对控制能力和强实时性的需求,提出了一种基于FPGA的改进型EtherCAT硬件主站方案。该方案利用Zynq-7000平台,在PL端实现FPGA协议栈,以保证核心功能的高效执行。基于AXI4总线设计PS与PL间的数据交互机制,提升主站的灵活性和数据传输效率。实验证明,该设计实现了88 ns的最大通信抖动,保持了硬件主站的高实时性,并融合了ARM的灵活性。 展开更多

关键词 EtherCAT主站 axi4 Zynq 数据交互

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基于RISC⁃V的五级流水线浮点SoC设计

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作者 刘兴通 汤永华 +3 位作者 张志鹏 王腾川 荣弘扬 周程堉 《现代电子技术》 北大核心 2025年第14期57-62,共6页

RISC-V是一种开源指令集架构,其高度可定制化的特性在嵌入式系统领域展现出较强的应用潜力与优势。针对目前嵌入式处理器在视频解码和音频处理等方面对浮点数运算的需求,设计一种包含浮点处理单元(FPU)的片上系统(SoC)。SoC中的CPU是基... RISC-V是一种开源指令集架构,其高度可定制化的特性在嵌入式系统领域展现出较强的应用潜力与优势。针对目前嵌入式处理器在视频解码和音频处理等方面对浮点数运算的需求,设计一种包含浮点处理单元(FPU)的片上系统(SoC)。SoC中的CPU是基于RISC-V指令集设计的五级流水线结构,其中包括RV32I基本指令集、M和F扩展指令集,以AXI4-Lite为片内总线并挂载UART、SPI、TIMER等基本外设。在FPGA上对SoC功能进行软硬件协同仿真测试,测试结果显示,CPU CoreMark跑分结果为3.31 CoreMark/MHz,并能完整运行外设程序,实现了完整的SoC功能设计。 展开更多

关键词 RISC-V 浮点处理单元 片上系统 五级流水线 FPGA axi4-Lite

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基于FPGA的PCIe接口的数据传输设计与实现 被引量：30

17

作者 甄国涌 苏慧思 +1 位作者 陈建军 赵清琳 《国外电子测量技术》 北大核心 2021年第12期72-76,共5页

为了满足航天设备与计算机之间实时高带宽的数据传输需求,设计了一种基于PCIe3.0总线接口的高速数据传输系统,实现了数据通过读数板卡采集,然后以短突发或连续模式与主机之间的数据传输。该设计采用SG-DMA(scatter-gather direct memory... 为了满足航天设备与计算机之间实时高带宽的数据传输需求,设计了一种基于PCIe3.0总线接口的高速数据传输系统,实现了数据通过读数板卡采集,然后以短突发或连续模式与主机之间的数据传输。该设计采用SG-DMA(scatter-gather direct memory access)数据传输方式,相比于传统Block DMA,降低了CPU资源利用率的同时减少了DMA的中断时间,提高了系统的整体性能。通过Qt Creator平台开发的上位机程序,在上位机软件界面测得PCIe写带宽可达4698 MBps,读带宽可达4797 MBps,PCIe平均总线利用率高达58.86%,完全满足工程中对高带宽数据传输的需求。 展开更多

关键词 PCI Express axi4 SG-DMA FPGA QT 高速数据

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基于Aurora V8.3与PCI协议的高速数字图像传输 被引量：7

18

作者 肖儿良 李文辉 简献忠 《电子科技》 2017年第6期1-4,共4页

针对Virtex-5 FPGA Aurora V5.3协议使用复杂和芯片成本高的问题,文中提出了一种采用Artix-7 Aurora V8.3协议进行高速图像传输设计的新方法。系统使用该协议,以AXI4-Stream作为内部链路进行高速数字图像的传输;利用PCI接口通过DMA技术... 针对Virtex-5 FPGA Aurora V5.3协议使用复杂和芯片成本高的问题,文中提出了一种采用Artix-7 Aurora V8.3协议进行高速图像传输设计的新方法。系统使用该协议,以AXI4-Stream作为内部链路进行高速数字图像的传输;利用PCI接口通过DMA技术实现了数据交互。用双路光纤传输图像数据进行测试,实验结果表明,传输速率为131Mbit·s-1,且稳定、可靠,为高速图像传输设计提供了一种思路。 展开更多

关键词 FPGA AURORA V8.3协议 axi4-Stream PCI

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超宽带探地雷达控制系统设计与实现 被引量：3

19

作者 蔡志匡 王吉 肖建 《电子器件》 CAS 北大核心 2019年第4期1031-1035,共5页

针对超宽带探地雷达在道路下方路基缺陷和管道布局检测中的重要性,设计了一种基于ZYNQ-7000全可编程SOC芯片的超宽带探地雷达控制系统。在SOC芯片FPGA部分设计了基于AXI4总线的控制电路,芯片ARM CPU部分移植了Linux操作系统并运行超宽... 针对超宽带探地雷达在道路下方路基缺陷和管道布局检测中的重要性,设计了一种基于ZYNQ-7000全可编程SOC芯片的超宽带探地雷达控制系统。在SOC芯片FPGA部分设计了基于AXI4总线的控制电路,芯片ARM CPU部分移植了Linux操作系统并运行超宽带探地雷达软件控制程序,通过以太网将雷达数据发送至服务器端进行显示和存储。通过超宽带探地雷达对地面的测试,每一列共100个像素点,为一次等效采样所获取的数据,行像素每两个之间测量轮编码器输出4次脉冲信号,表示探地雷达移动2 mm距离。表明超宽带探地雷达控制系统能够很好的控制超宽带探地雷达,并传输所获得的雷达数据。 展开更多

关键词 超宽带探地雷达 控制系统 全可编程SOC axi4总线

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支持多从机全双工通信的IP核互联模型 被引量：3

20

作者 石敏 莫锦辉 易清明 《航天控制》 CSCD 北大核心 2018年第4期82-88,共7页

针对CPU、SPI与UART之间数据传输效率低和CPU指令执行效率低的问题,提出一种支持数据并行处理的IP核互联模型。通过设计AXI4主机转接口和扩展3条ARMv4自定义指令实现CPU与AXI4总线的互联;并设计AXI4从机转接口,克服APB转换桥的不足,使A... 针对CPU、SPI与UART之间数据传输效率低和CPU指令执行效率低的问题,提出一种支持数据并行处理的IP核互联模型。通过设计AXI4主机转接口和扩展3条ARMv4自定义指令实现CPU与AXI4总线的互联;并设计AXI4从机转接口,克服APB转换桥的不足,使AXI4总线可与多个从机同时进行支持流水线操作的全双工通信。整个设计采用Verilog进行结构级描述并通过了Modelsim仿真。实验结果表明,本文设计的模型与目前市面上的AXI4互联模型相比,具有很高的带宽和数据传输效率;CPU执行所有测试指令只需要36个时钟周期,在数据传输完毕之前有156个空闲时钟周期,从而具有很高的指令执行效率。 展开更多

关键词 传输效率 执行效率 互联模型 axi4协议 ARMv4指令 转换接口 全双工

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