期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到2篇文章
< 1 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
低功耗AOSFET 2T0C存储阵列读晶体管阈值电压优化
1
作者 林泽添 张志斌 +2 位作者 郑凌丰 杨业成 王少昊 《微电子学与计算机》 2026年第3期176-182,共7页
基于垂直沟道全环绕(Channel-All-Around,CAA)非晶氧化物半导体场效应晶体管(Amorphous Oxide Semiconductor Field-effect Transistors,AOSFET)的双晶体管(2T0C)增益单元存储器,因其高载流子迁移率、高存储密度、低读取功耗及三维多层... 基于垂直沟道全环绕(Channel-All-Around,CAA)非晶氧化物半导体场效应晶体管(Amorphous Oxide Semiconductor Field-effect Transistors,AOSFET)的双晶体管(2T0C)增益单元存储器,因其高载流子迁移率、高存储密度、低读取功耗及三维多层堆叠潜力而备受关注。然而,在crossbar存储阵列中,旁路串扰电流会严重制约2T0C存储阵列的读取裕度。不同应用场景对读电流的串扰抑制比(Signal-to-noise Ratio of crosstalk,SNRc)提出差异化要求,传统方案常需提高阵列读取电压或缩减阵列规模来保障读取可靠性。与硅基器件不同,AOSFET支持通过多种工艺灵活调控晶体管阈值电压(V_(TH))。本文提出面向2T0C阵列的读晶体管V_(TH)优化策略,通过降低预设阈值电压,有效抑制旁路串扰,降低存储阵列工作电压,并提升列长度与读取裕度。进一步地,建立面向不同应用需求的读晶体管阈值电压选取方法,兼顾读取速度与能耗。仿真结果表明,当V_(TH)设置为-0.35 V时,64单元存储列在电压0.775V下可实现SNRc>20 dB,功耗仅为15.12 fJ。 展开更多
关键词 aosfet 2T0C存储器 晶体管阈值电压调控 低功耗存储器 嵌入式存储器
在线阅读 下载PDF
面向AOSFET增益单元的存储系统功耗分析研究
2
作者 李伟 陈龙 +2 位作者 杨业成 郑凌丰 王少昊 《电子制作》 2024年第14期36-39,10,共5页
近年来,数据密集型应用对存储器的存储密度和功耗等性能提出了更高的要求。传统的嵌入式缓存采用6T-SRAM和1T1C-eDRAM技术难以提升存储密度,且存在较高的背景功率。其中,6T-SRAM的背景功率主要来自晶体管的高泄漏电流,1T1C-eDRAM则主要... 近年来,数据密集型应用对存储器的存储密度和功耗等性能提出了更高的要求。传统的嵌入式缓存采用6T-SRAM和1T1C-eDRAM技术难以提升存储密度,且存在较高的背景功率。其中,6T-SRAM的背景功率主要来自晶体管的高泄漏电流,1T1C-eDRAM则主要来自刷新功耗。非晶氧化物半导体(AOSFET)因其极低的泄漏电流和三维集成潜力备受关注。(AOSFET)2T0C-eDRAM是下一代嵌入式缓存技术的有力竞争者。针对当前缺乏功耗分析方法的现状,本文建立了2T0C-eDRAM的读写功耗、刷新功率和泄漏功率模型,并将其集成到定制化NVSim模块中,实现了对AOSFET 2T0C-eDRAM存储系统的功耗分析。仿真结果表明,在大容量存储阵列中,AOSFET 2T0C-eDRAM的读写功耗会略低于6T-SRAM、1T1C-eDRAM和硅基 2T0C-eDRAM,其背景功率(刷新功率和泄漏功率)仅为6T-SRAM的1/6,1T1C-eDRAM的1/10,硅基 2T0C-eDRAM的1/10。 展开更多
关键词 aosfet 2T0C GC-eDRAM 存储系统 仿真方法 功耗
在线阅读 下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 下一页 到第 页
使用帮助 返回顶部