针对传统的基于CPU软件解算或FPGA软硬件协同方案在高吞吐和突发流量下难以兼顾微秒级低延迟、低抖动与适航认证复杂度的难题,该文提出一种基于ASIC芯片的全硬件协议卸载端系统设计方案。该方案将ARINC 664 Part 7协议栈中的数据链路层...针对传统的基于CPU软件解算或FPGA软硬件协同方案在高吞吐和突发流量下难以兼顾微秒级低延迟、低抖动与适航认证复杂度的难题,该文提出一种基于ASIC芯片的全硬件协议卸载端系统设计方案。该方案将ARINC 664 Part 7协议栈中的数据链路层、网络层和传输层功能下沉至硬件逻辑,实现了数据链路层、网络层和传输层的协议卸载与确定性传输,构建了面向航空电子应用的高确定性端系统架构。实测结果表明,该方案在满载工况下的最大发送延迟控制在9.6µs以内,发送抖动低于3.2µs,相比传统方案实现了两个数量级的性能提升,为开发符合DO-254 DAL A级要求的航空电子端系统提供了高确定性、低功耗且易于认证的工程化解决方案。展开更多
文摘针对传统的基于CPU软件解算或FPGA软硬件协同方案在高吞吐和突发流量下难以兼顾微秒级低延迟、低抖动与适航认证复杂度的难题,该文提出一种基于ASIC芯片的全硬件协议卸载端系统设计方案。该方案将ARINC 664 Part 7协议栈中的数据链路层、网络层和传输层功能下沉至硬件逻辑,实现了数据链路层、网络层和传输层的协议卸载与确定性传输,构建了面向航空电子应用的高确定性端系统架构。实测结果表明,该方案在满载工况下的最大发送延迟控制在9.6µs以内,发送抖动低于3.2µs,相比传统方案实现了两个数量级的性能提升,为开发符合DO-254 DAL A级要求的航空电子端系统提供了高确定性、低功耗且易于认证的工程化解决方案。