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基于28nm工艺的芯片时钟树研究 被引量：5
1
作者 刘健 杨雨婷 +1 位作者 江燕 张艳飞 《电子与封装》 2020年第7期44-47,共4页
随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方... 随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方法可以有效地解决绕线拥塞问题,最终short数量从219减少到5,并且当时钟绕线采用双倍宽度、双倍间距,应用useful skew可以将setup最差违例从-0.088 ns优化为0 ns,减少eco迭代过程。 展开更多
关键词 28 nm工艺 useful skew early clock 时钟树综合 布局布线 Innovus工具
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28nm多晶硅硬掩模刻蚀中的棒状颗粒缺陷与对策分析
2
作者 许进 《红外》 CAS 2023年第7期26-33,共8页
在摩尔定律的影响下,半导体制造的线宽尺寸逐步到达极限。当前28 nm及以下工艺制程中,多晶硅栅极刻蚀普遍采用双层联动的硬掩模刻蚀加多晶硅刻蚀的方法,可以实现关键尺寸的有效控制,但同时也增加了颗粒缺陷的发生率。针对多晶硅硬掩模刻... 在摩尔定律的影响下,半导体制造的线宽尺寸逐步到达极限。当前28 nm及以下工艺制程中,多晶硅栅极刻蚀普遍采用双层联动的硬掩模刻蚀加多晶硅刻蚀的方法,可以实现关键尺寸的有效控制,但同时也增加了颗粒缺陷的发生率。针对多晶硅硬掩模刻蚀(Polysilicon Hard Mask Etch,P1HM-ET)过程中出现的棒状颗粒缺陷,分析了缺陷的来源和形成机理。通过精准调控刻蚀结束后静电卡盘(Electrostatic-Chuck,ESC)对晶圆的释放时间和自身电荷的释放时间来加强刻蚀腔体内颗粒的清除和减小晶背静电吸附作用。结果显示,当晶圆释放时间增加2 s,ESC电荷释放时间增加6 s后,减少了约80%的棒状颗粒缺陷。通过调控相关联的工艺参数来减少缺陷,可以有效减少消耗性零件的使用,从而降低生产成本。 展开更多
关键词 28 nm工艺 多晶硅硬掩模刻蚀 棒状颗粒
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28 nm多晶硅侧墙孔洞缺陷检测与改善方案研究
3
作者 张旭升 范荣伟 王艳生 《集成电路应用》 2019年第7期25-27,共3页
针对28 nm技术节点产品发生的多晶硅侧墙孔洞缺陷,探索建立了全新的缺陷检测流程。应用光学检测系统,建立了多晶硅侧墙孔洞缺陷的在线监控指标,并据此评估了缺陷的改善方案。对缺陷检测流程进行了创新:通过失效分析结果,推论了缺陷的失... 针对28 nm技术节点产品发生的多晶硅侧墙孔洞缺陷,探索建立了全新的缺陷检测流程。应用光学检测系统,建立了多晶硅侧墙孔洞缺陷的在线监控指标,并据此评估了缺陷的改善方案。对缺陷检测流程进行了创新:通过失效分析结果,推论了缺陷的失效机理与模型,按照此模型,建立全新的缺陷检测流程,应用光学扫描系统建立了缺陷的在线监控指标,被用于在线缺陷改善。根据实验结果,进一步验证了缺陷形成的机理。通过优化氮化硅沉积厚度以及去除时间,优化氧化物沉积工艺条件等,使缺陷问题得到解决。创新的缺陷检测流程为缺陷检测带来了便利,针对原本处于多晶硅侧墙上无法被检测的孔洞缺陷,建立了全新的监控指标。缺陷在线监控指标的建立为在线工艺改善提供了依据,与良率测试结果相比,加快了先进制程产品的研发进度。 展开更多
关键词 集成电路制造 多晶硅侧墙孔洞缺陷 缺陷检测流程 28 nm产品 氧化物沉积工艺
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28 nm锗硅工艺极微小颗粒缺陷监控方法与改善措施研究
4
作者 龙吟 范荣伟 罗兴华 《集成电路应用》 2019年第8期31-33,共3页
针对28 nm产品锗硅工艺产生的极微小颗粒缺陷,应用光学检测系统,探索了缺陷检测方法,建立缺陷的在线监控指标。据此建立缺陷失效模型和评估了缺陷的改善方案。对缺陷检测方法进行了系统的研究:通过热扫描检出缺陷样本,收集并分析缺陷样... 针对28 nm产品锗硅工艺产生的极微小颗粒缺陷,应用光学检测系统,探索了缺陷检测方法,建立缺陷的在线监控指标。据此建立缺陷失效模型和评估了缺陷的改善方案。对缺陷检测方法进行了系统的研究:通过热扫描检出缺陷样本,收集并分析缺陷样本在不同扫描条件组合下的信号噪声比,最终确定缺陷检测条件。根据工艺特性以及相关试验结果建立了缺陷失效模型,据此推导缺陷改善方向,并最终通过实验验证了改善措施的有效性。最终通过优化锗硅工艺前湿法清洗、优化锗硅工艺前氧化硅薄膜质量以及优化锗硅工艺选择比等条件,使缺陷问题得到解决。针对极微小颗粒缺陷的系统性研究,最终建立了有效的缺陷在线监控指标,为缺陷改善带来了便利,加快了先进制程的研发进度。 展开更多
关键词 集成电路制造 锗硅工艺 极微小颗粒缺陷 缺陷检测方法 28nm产品
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一种具有低噪声高电源抑制的LDO电路设计 被引量：7
5
作者 王妍 杨潇雨 +1 位作者 魏林 赵之昱 《微电子学》 CAS 北大核心 2022年第5期837-842,共6页
设计了一种基于28 nm CMOS工艺的低噪声高电源抑制LDO电路。采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响。采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,... 设计了一种基于28 nm CMOS工艺的低噪声高电源抑制LDO电路。采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响。采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,增强了环路稳定性。误差放大器输入端采用降噪模块电路,降低了噪声对整体LDO电路的影响。基于Cadence Spectre进行仿真分析的结果表明,在1.9 V电源电压下,负载由轻载10 mA突变为重载60 mA时,环路增益为77.6~91 dB,相位裕度达到76°~79°。在中间负载电流30 mA下,对电源抑制(PSR)和噪声进行了仿真。结果表明,电源抑制为-81.9 dB,低频噪声(1 kHz)为258 nV·Hz^(-1/2)。对LDO整体电路进行了版图设计和后仿比对。结果表明,环路增益为83.2 dB,相位裕度为78°,PSR为-78.3 dB,低频噪声(1 kHz)为283 nV·Hz^(-1/2)。 展开更多
关键词 28nm CMOS工艺 LDO 高电源抑制 低噪声
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高速接口JESD204B的灵敏放大器设计 被引量：1
6
作者 曹源 张春茗 吕新为 《电子技术应用》 2019年第5期23-26,共4页
采用UMC 28 nm CMOS工艺,在低电源电压下设计实现了一种高速、低失调的灵敏放大器。在传统差分放大器、AB类锁存器等电路的基础上进行改进,提出了一种新型结构的灵敏放大器。利用Cadence软件进行电路设计和功能仿真。仿真结果表明,所设... 采用UMC 28 nm CMOS工艺,在低电源电压下设计实现了一种高速、低失调的灵敏放大器。在传统差分放大器、AB类锁存器等电路的基础上进行改进,提出了一种新型结构的灵敏放大器。利用Cadence软件进行电路设计和功能仿真。仿真结果表明,所设计的电路在1.05 V的低电源电压、5/10 GHz时钟下,其失调电压分别为0.2 mV/0.8 mV,传输延迟分别为50 ps/42 ps,功耗分别为0.37 mW/0.44 mW。因此,所设计的灵敏放大器适用于高速接口JESD204B模数转换模块。 展开更多
关键词 灵敏放大器 28 nm CMOS工艺 低电源电压 JESD204B
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锗硅SiGe外延技术中提高西格玛沟槽刻蚀工艺稳定性的方法
7
作者 张旭升 《集成电路应用》 2019年第7期19-21,共3页
伴随着CMOS技术集成度的日益增大以及关键尺寸的日渐缩小,传统CMOS工艺中采用的应力拉升方式已经无法满足器件对于PMOS驱动电流的要求。在关键尺寸进入28 nm及以下后,必须采用锗硅(SiGe)外延技术来加大PMOS的压应力,以此提高器件的整体... 伴随着CMOS技术集成度的日益增大以及关键尺寸的日渐缩小,传统CMOS工艺中采用的应力拉升方式已经无法满足器件对于PMOS驱动电流的要求。在关键尺寸进入28 nm及以下后,必须采用锗硅(SiGe)外延技术来加大PMOS的压应力,以此提高器件的整体响应速度。而在锗硅(SiGe)外延技术中,西格玛沟槽刻蚀是影响PMOS驱动电流的关键工艺步骤。西格玛沟槽刻蚀的关键尺寸的稳定性决定了器件性能的稳定性。西格玛沟槽刻蚀由一系列的干法刻蚀、湿法清洗、湿法刻蚀组成,其工艺的关键尺寸达到原子量级的卡控标准,但是干法刻蚀后的高分子副产物以及后续硅表面多种溶液的湿法处理,给整个西格玛沟槽刻蚀的关键尺寸的稳定性带来了诸多影响因子。基于干法/湿法刻蚀以及硅表面的清洗处理,提出锗硅(SiGe)外延技术中提高西格玛沟槽刻蚀工艺稳定性的方法。 展开更多
关键词 集成电路制造 28 nm CMOS 锗硅外延 西格玛沟槽刻蚀 TMAH 工艺稳定性
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