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基于Radix-4 Booth编码的并行乘法器设计 被引量:1
1
作者 范文兵 周健章 《郑州大学学报(工学版)》 CAS 北大核心 2025年第1期26-33,共8页
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化... 速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。 展开更多
关键词 Radix-4 booth编码 Wallace
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基于Booth编码模乘模块RSA的VLSI设计 被引量:2
2
作者 舒妍 卢君明 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第3期363-367,共5页
在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ... 在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ,提高了处理器的时钟频率 .在 0 2 5 μm工艺下 ,对于10 2 4位操作数 ,可在 2 0 0MHz时钟频率下工作 ,其加密速率约为 178kbit/s . 展开更多
关键词 booth编码 RSA VLSI
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从全自动到半自动-量身定制的干式分离解决方案——访Durr Systems GmbH的Ecopaint Booth产品经理Jens Reiner先生
3
作者 孙彬 《汽车制造业》 2016年第18期26-27,共2页
手动、经济、简便——这些曾是涂装车间关键的技术标准。EcoDryX作为一种新型的过滤系统,是全自动Eco Drv Scrubber的完美补充。这样,杜尔就完善了其干式过喷分离的产品组合,如今的产品系列形成了从全自动到半自动的差异化技术解决... 手动、经济、简便——这些曾是涂装车间关键的技术标准。EcoDryX作为一种新型的过滤系统,是全自动Eco Drv Scrubber的完美补充。这样,杜尔就完善了其干式过喷分离的产品组合,如今的产品系列形成了从全自动到半自动的差异化技术解决方案。在本次采访中,杜尔产品经理Jens Reiner为我们描述了不同系统的功能,并介绍了使用EcoDry X的初步实践经验。 展开更多
关键词 SYSTEMS booth GmbH
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基于Radix-4 Booth编码的12位乘累加运算单元设计 被引量:1
4
作者 吴秀龙 王光辰 《中国集成电路》 2025年第3期55-62,共8页
乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过... 乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过Radix-4 Booth编码以减少乘法部分积数量,设计了规则化的生成方案对乘法部分积进行约束以简化后续累加过程,在累加阶段使用了基于4-2压缩和3-2压缩的混合加法树结构以提高压缩效率,引入流水结构以提高吞吐量。在0.5 V下,提出的结构能效可以达到15.04 TOPS/W,相比使用行波进位加法器进行累加的MAC结构优化约13.4%。 展开更多
关键词 Radix-4 booth编码
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改进型booth华莱士树的低功耗、高速并行乘法器的设计 被引量:5
5
作者 王定 余宁梅 +1 位作者 张玉伦 宋连国 《电子器件》 CAS 2007年第1期252-255,共4页
采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成... 采用一种改进的基-4BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered0.35μmCOMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81ns,面积为14329.74门,功耗为24.69mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的. 展开更多
关键词 booth编码 (k:2)
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基于KH Coder文本数据挖掘的中日STEM教育研究模式对比 被引量:22
6
作者 王卓玉 袁磊 张文超 《现代远程教育研究》 CSSCI 北大核心 2020年第2期56-63,共8页
STEM教育由于强调跨学科融合和创新人才培养的理念而受到世界各国的广泛关注。我国学者的国际视野主要集中于欧美国家,而对日本的STEM教育研究甚少。造成这一现象的主要原因在于当前主流文献数据库并不支持对日语文献的检索,因此有必要... STEM教育由于强调跨学科融合和创新人才培养的理念而受到世界各国的广泛关注。我国学者的国际视野主要集中于欧美国家,而对日本的STEM教育研究甚少。造成这一现象的主要原因在于当前主流文献数据库并不支持对日语文献的检索,因此有必要借助KH Coder这一支持日语文献分析的文本数据挖掘软件来探索日本STEM教育研究的特色,以期为我国的STEM教育研究提供借鉴。通过对中日两国STEM教育研究主题高频词表与主题词共现关系网络的分析发现,日本的STEM教育研究更偏向于实践,且注重进行实证研究;实践指向下的开发主要关注教材开发,且非常注重与地方特色产业相结合;同时倡导和重视国际间合作开展STEM实践,不断输出和引进可贵经验。反观我国的STEM教育研究,则偏向于介绍国外特别是美国的STEM教育经验,课程内容偏向于STEM教育的理念及其设计等理论层面问题,非常缺乏融入本地境脉的实践和实证研究。为了更好地推进我国STEM教育的实践发展,我国学者应该借鉴日本STEM教育研究模式的特色,从实践与实证相结合、建立国际合作、融入地方境脉三方面探求STEM教育研究模式的转变。 展开更多
关键词 STEM KH coder
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基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计
7
作者 王立华 张家胜 徐丽 《山东科技大学学报(自然科学版)》 北大核心 2025年第5期101-110,共10页
逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3... 逻辑综合是集成电路设计的重要环节,在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积,提高乘法器的整体性能,本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器,将3位编码转换为2个控制信号,共同控制Booth选择器生成部分积,部分积的符号位则使用简单的电路统一扩展;采用进位保留加法器阵列对重组后的部分积进行压缩求和,缩短关键路径,减少电路面积。基于SMIC 28 nm工艺库,对采用改进算法设计的16×16 bit有符号乘法器进行逻辑等价性检查与逻辑综合,逻辑综合后网表的电路延时、电路面积与资源信息表明,该方法能较好地提升乘法器的电路性能。 展开更多
关键词 Radix-4 booth算法
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GMT CoderStar系列AVS高清实时编转码一体机
8
《电视技术》 北大核心 2010年第6期124-124,共1页
产品概述 HA1106A型AVS GMT CoderStar系列AVS高清实时编转码一体机是基于新一代音视频编码标准AVS的高清实时编码、转码设备。在人们对视频清晰度要求不断提高的今天,对高清数字节目的需求也日益紧迫。利用AVS标准的高压缩率.可以... 产品概述 HA1106A型AVS GMT CoderStar系列AVS高清实时编转码一体机是基于新一代音视频编码标准AVS的高清实时编码、转码设备。在人们对视频清晰度要求不断提高的今天,对高清数字节目的需求也日益紧迫。利用AVS标准的高压缩率.可以保证在更低的带宽中传输高清数字节目。AVS高清实时编转码一体机能支持高清实时编码、转码,在低码率下提供高质量的高清视频图像; 展开更多
关键词 AVS Star coder GMT
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Design and Implementation of Remotely Controlled Vehicle Anti-Theft System via GSM Network 被引量:1
9
作者 T. T. Oladimeji P. O. Oshevire +1 位作者 O. O. Omitola O. E. Adedokun 《Wireless Sensor Network》 2013年第8期151-157,共7页
The purpose of this paper is to build a secured and reliable vehicle anti-theft system which will have the ability to access the vehicle subsystems from a remote location where there is GSM network. And also, the desi... The purpose of this paper is to build a secured and reliable vehicle anti-theft system which will have the ability to access the vehicle subsystems from a remote location where there is GSM network. And also, the design method involves the interfacing of GSM/GPRS modem module with the vehicle ignition subsystem, and the test result shows that it performs some control actions on the vehicle subsystems from a mobile phone, having taken the advantage of the wide coverage area of some GSM networks. Hence the topic is “Remotely Controlled Vehicle Anti-theft System via GSM Network”. 展开更多
关键词 CODEC—coder and DEcoder GSMGlobal System for Mobile Telecommunication GPRSGeneral Packet Radio SERVICE MODEMModulator and DEMODULATOR SMSShort MESSAGING SERVICE
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基于Radix-4 Booth编码的乘法器优化设计 被引量:5
10
作者 陈海民 李峥 谢铁顿 《计算机工程》 CAS CSCD 2012年第1期233-235,共3页
传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部... 传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。 展开更多
关键词 Radix-4booth编码
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基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计 被引量:3
11
作者 何安平 刘晓庆 陈虹 《电子学报》 EI CAS CSCD 北大核心 2018年第4期961-968,共8页
以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本... 以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的Booth乘法算法,其核心思想是先移位、再压缩,最后求和,减少了各模块间的耦合性,有利于控制电路的简化.本论文依据纯异步电路系统的设计方法,采用"约束数据捆绑"两相握手通讯协议的Click微流水线,根据控制和数据处理分离的策略,实现了这种改进算法的8位乘法器,并在FPGA上进行了验证.在45nm工艺制程的FPGA条件下,与相同体系结构的同步乘法器相比,这种异步乘法器在面积和功耗大体相同的情况下,运算速度大体提升超过12倍. 展开更多
关键词 booth算法 Click 线
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MATLAB Coder:代码工具
12
《世界电子元器件》 2011年第5期33-33,共1页
MathWorks推出MATLAB Coder,该工具使设计工程师可以直接从其MATLAB算法自动生成可读、可移植的C和C++代码。使用此新产品可无需将MATLAB算法代码手动转换为C和C++代码来进行原型建立、实现和软件集成。这一自动化可形成更快、更... MathWorks推出MATLAB Coder,该工具使设计工程师可以直接从其MATLAB算法自动生成可读、可移植的C和C++代码。使用此新产品可无需将MATLAB算法代码手动转换为C和C++代码来进行原型建立、实现和软件集成。这一自动化可形成更快、更高效的系统开发工作流程。 展开更多
关键词 MATLAB coder
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采用Booth算法的16×16并行乘法器设计 被引量:11
13
作者 刘东 《现代电子技术》 2003年第9期21-22,25,共3页
介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整... 介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。 展开更多
关键词 booth算法 WALLACE VHDL
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24位BOOTH乘法器核的一种有效BIST方法 被引量:1
14
作者 方建平 郝跃 +1 位作者 朱小安 史卫东 《微电子学》 CAS CSCD 北大核心 2003年第4期313-316,共4页
 针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。这种方案只需要对乘法器进行少量的改动,缺陷测试覆盖率可以达到95%左右。该方案还可以应用到其他嵌入式核的可测性设计中。
关键词 booth乘法器 BIST
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网红图书馆用户体验分析及提升策略——基于KH Coder的用户评价文本挖掘 被引量:1
15
作者 陈廉芳 《图书情报导刊》 2023年第12期1-7,共7页
随着新馆建设和空间改造,越来越多的图书馆成为网红。为了分析网红图书馆的用户体验,采集大众点评网上天津市“滨海新区图书馆”词条下的用户点评文本,借助ROST EA软件进行情感分析,运用KH Coder软件进行词频、共现、主题和差评问题分... 随着新馆建设和空间改造,越来越多的图书馆成为网红。为了分析网红图书馆的用户体验,采集大众点评网上天津市“滨海新区图书馆”词条下的用户点评文本,借助ROST EA软件进行情感分析,运用KH Coder软件进行词频、共现、主题和差评问题分析。研究发现:大多数用户对网红图书馆持正面情感,其关注焦点集中于拍照打卡、馆藏图书、阅读环境、地理位置、管理制度、人员服务和儿童进馆等方面;点评主题有6个,分别是地址及开馆事项、拍照感受体验、设计造型特色、读书环境评价、休闲观光功能和入馆相关事宜等;差评抱怨主要集中于6个方面,包括氛围、馆藏、环境、排队安检、管理制度和工作人员等。提出若干用户体验提升策略,如注重品牌营销、丰富建设内涵、增强人文关怀精神等。 展开更多
关键词 KH coder
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IMPROVED ALGORITHM OF H.263 CODER
16
作者 徐盛 陈健 《Journal of Shanghai Jiaotong university(Science)》 EI 1998年第1期38-42,共5页
IMPROVEDALGORITHMOFH.263CODERXuSheng(徐盛)ChenJian(陈健)(Dept.ofElectronicEngineering,ShanghaiJiaotongUniv.,Chin... IMPROVEDALGORITHMOFH.263CODERXuSheng(徐盛)ChenJian(陈健)(Dept.ofElectronicEngineering,ShanghaiJiaotongUniv.,China)AbstractInthisp... 展开更多
关键词 IMPROVED OF H.263 ALGORITHM coder
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基4BOOTH编码的高速32×32乘法器的设计与实现 被引量:5
17
作者 周婉婷 李磊 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期106-108,132,共4页
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采... 介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。 展开更多
关键词 booth编码 WALLACE
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RSA加密中基于二次Booth编码的Montgomery乘法器(英文) 被引量:3
18
作者 王田 崔小欣 +4 位作者 廖凯 廖楠 黄颖 张潇 于敦山 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第4期642-646,共5页
研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和... 研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的Booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。 展开更多
关键词 Montgomery booth算法 二次booth编码 高阶booth乘法器
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基于改进的Booth编码和Wallace树的乘法器优化设计 被引量:15
19
作者 石敏 王耿 易清明 《计算机应用与软件》 CSCD 2016年第5期13-16,共4页
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压... 针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。 展开更多
关键词 booth编码 WALLACE
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Radix-16 Booth流水线乘法器的设计 被引量:7
20
作者 梁峰 邵志标 梁晋 《西安交通大学学报》 EI CAS CSCD 北大核心 2006年第10期1111-1114,1133,共5页
设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模... 设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%. 展开更多
关键词 booth算法 线
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