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题名基于FPGA的多操作位逻辑运算控制器的设计
被引量：2
- 1
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作者
李静
蔡启仲
蒋玉新
周曙光
张玲玲
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机构
桂林电子科技大学电子工程与自动化学院
广西科技大学电气与信息工程学院
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出处
《测控技术》
CSCD
2015年第2期81-84,共4页
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基金
广西自然科学基金项目(桂科自2011GXNSFA018153)
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文摘
提出了应用FPGA设计可执行多操作位逻辑运算控制器的思路,该控制器接收到逻辑运算命令与多操作位后,在内部时序脉冲作用下,可以自主完成PLC逻辑运算指令的功能,运算结果传输到系统数据总线。设计多操作位逻辑运算的PLC指令,论述了该控制器的电路构成和基本原理,分析指令在内部时序脉冲作用的执行过程并给出了流程图,应用Verilog HDL语言实现相关硬件的构建和连接,应用梯形图程序进行仿真测试。测试表明:该控制器可以自主完成每条指令的运算,实现了逻辑运算指令的执行与系统其他功能模块的并行处理,提高了PLC执行指令序列的速度。
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关键词
PLC
FPGA
多操作位
逻辑运算
控制器
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Keywords
PLC
FPGA
multioperand
logic operation
controller
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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题名基于FPGA自主控制浮点加减控制器设计
被引量：2
- 2
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作者
张玲玲
李克俭
蔡启仲
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机构
广西科技大学电气与信息工程学院
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出处
《计算机测量与控制》
北大核心
2014年第9期2941-2943,共3页
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基金
广西科学基金(桂科自2011GXNSFAO18153)
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文摘
为实现一种能够自主完成浮点数加/减运算功能的浮点数加/减运算执行控制器,提出了一种基于采用FPGA并行操作电路硬连接的浮点数加/减运算控制电路及其时序控制方法;该控制器在接收到操作数类型与参与运算的操作数后,在内部时序脉冲作用下.可以自主完成操作数的配置以及浮点数加/减法运算的功能,运算结果传输到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数类型与操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率可达178.317 M,从输入端口到输出端口的延时数据为:最小延时是3.185 ns,最大延时是15.336 ns,耗用的IO输入输出端口占总资源的27.92%,数据表明该控制器提高了运算器的运算速度,且能够自主完成浮点数加/减运算。
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关键词
FPGA
浮点加减法运算
控制器
多操作数
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Keywords
FPGA
floating-point add and subtract operation
controller
multioperand
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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题名基于FPGA自主控制浮点加减乘除控制器设计
被引量：5
- 3
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作者
张玲玲
李克俭
蔡启仲
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机构
广西科技大学电气与信息工程学院
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出处
《计算机测量与控制》
北大核心
2014年第10期3323-3326,3380,共4页
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基金
桂科自(2011GXNSFA018153)
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文摘
为实现一种能够自主完成浮点数加/减、乘、除运算功能的浮点数算术运算执行控制器,提出了一种基于采用FPGA的并行操作设计硬连接的浮点算术运算控制电路及其时序控制方法,该控制器能够自动选择运算器,调整内部时序脉冲的时钟周期,自主完成操作数的配置并进行浮点数加/减、乘、法运算的功能,运算结果读到系统数据总线;论述了该控制器的电路构成和基本原理,分析操作数配置与运算器的选择,及内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;通过仿真综合测试可知,该控制器的最高频率可达132.426M,从输入端口到输出端口的延时数据为:最小延时是5.367ns,最大延时是18.347ns,耗用的IO输入输出端口占总资源的31.45%;并能够自动选择运算器,自主完成相应的算术运算。
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关键词
FPGA
浮点乘法运算
控制器
多操作数
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Keywords
FPGA
floating--point multiplication operation
controller
multioperand
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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