并联型有源电力滤波器设计及并网冲击电流的抑制 被引量：11

1

作者 张亮 蔡旭 张东 《电机与控制学报》 EI CSCD 北大核心 2010年第3期39-44,共6页

以LCL型三相三线制并联型有源电力滤波器为研究对象,分析和建立其在d-q坐标系下的数学模型,根据瞬时无功理论,设计了一套全数字化谐波提取及补偿算法。在推导了并网冲击电流和投入时刻关系的基础上,提出一种直流侧电压分段函数控制和装... 以LCL型三相三线制并联型有源电力滤波器为研究对象,分析和建立其在d-q坐标系下的数学模型,根据瞬时无功理论,设计了一套全数字化谐波提取及补偿算法。在推导了并网冲击电流和投入时刻关系的基础上,提出一种直流侧电压分段函数控制和装置最佳点投入电网补偿的柔性并网方案,并为确保算法能够实时运行,开发了一套基于浮点型DSP TMS320F28335和定点型DSP TMS320F2812的双CPU控制系统。经50kVA样机实验结果验证:双CPU控制系统和全数字化补偿算法保障了装置的实时性和补偿效果,柔性并网方案有效地抑制了冲击电流。 展开更多

关键词 有源电力滤波器 谐波提取 瞬时无功理论 柔性并网 浮点处理器

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NRS FPU中浮点乘、除运算的合并设计 被引量：2

2

作者 王迎春 高德远 +1 位作者 樊晓桠 牟澄宇 《计算机研究与发展》 EI CSCD 北大核心 2000年第3期313-318,共6页

ＮＲＳ ＦＰＵ是西北工业大学航空微电子中心研制的具有自主版权的协处理器．文中面向嵌入式应用描述了 ＮＲＳ ＦＰＵ通用路径下浮点乘、除的合并设计．主要讨论了迭代计数器、除索引寄存器与乘数寄存器的合用、ＢＯＯＴＨ译码逻辑与... ＮＲＳ ＦＰＵ是西北工业大学航空微电子中心研制的具有自主版权的协处理器．文中面向嵌入式应用描述了 ＮＲＳ ＦＰＵ通用路径下浮点乘、除的合并设计．主要讨论了迭代计数器、除索引寄存器与乘数寄存器的合用、ＢＯＯＴＨ译码逻辑与除法的查找表结合、以及数据缩放与移位部件的共用．并结合具体实现，对浮点除算法中实现较复杂的商位产生算法进行了改进．与其它几种常见的处理器比较显示，ＮＲＳ ＦＰＵ规模小、速度高，是嵌入式应用的最佳选择． 展开更多

关键词 BOOTH 浮点处理器 FPU 浮点运算 设计

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DLX处理器浮点数流水线性能的研究 被引量：4

3

作者 蔡启先 李日初 《计算机工程》 CAS CSCD 北大核心 2006年第9期222-224,共3页

DLX虚拟微处理机提供了一个基于PC机的研究平台,研究者可以在PC机上模拟新的处理机技术。该文先介绍DLX微处理机针对流水线处理的结构调整和流水线面临的问题,然后结合实例,介绍了对DLX浮点数流水线性能的分析研究。

关键词 DLX微处理机 浮点数流水线 计算机系统结构

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一种快速的浮点乘法器结构 被引量：2

4

作者 周旭 唐志敏 《计算机研究与发展》 EI CSCD 北大核心 2003年第6期879-883,共5页

一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种... 一种支持IEEE75 4浮点标准的全流水结构的浮点乘法器被提出 在该浮点乘法器中 ,提出一种新型的双路浮点乘法结构 这种结构相比于全规模乘法器 ,在不增加面积的前提下 ,缩短乘法树关键路径延迟 13 6% ,提高了乘法器的执行频率 这种乘法器有 3个周期的延迟 ,每个周期能接收一条单精度或双精度浮点乘法指令 使用FPGA进行验证 ,并使用标准单元实现 采用 0 18μm的静态CMOS工艺 ,执行频率为 3 84MHz ,面积为 73 2 90 2 2 5 μm2 在相同工艺条件下 ,将这种结构与其他乘法器结构进行比较 。 展开更多

关键词 浮点乘法器 处理器 全流水

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基于“魂芯一号”的自适应截位浮点乘法实现 被引量：3

5

作者 贾光帅 洪一 +1 位作者 刘小明 顾大晔 《雷达科学与技术》 北大核心 2015年第3期324-327,332,共5页

针对雷达信号处理中的高精度浮点矩阵运算的需求,设计了一种自适应截位的复数矩阵乘法的新算法,将浮点数据按照指定规则转化为定点格式,从而最大程度地保留计算精度,满足高精度算法的需求,并在国产高性能处理器——"魂芯一号"... 针对雷达信号处理中的高精度浮点矩阵运算的需求,设计了一种自适应截位的复数矩阵乘法的新算法,将浮点数据按照指定规则转化为定点格式,从而最大程度地保留计算精度,满足高精度算法的需求,并在国产高性能处理器——"魂芯一号"上编程实现。同时,将新算法分别与"魂芯一号"浮点算法、TS201浮点算法进行对比,新算法从精度和误差分布上都有明显优势,说明新算法是有效可行的,最终在某型号雷达上使用。 展开更多

关键词 魂芯一号 浮点复数 自适应截位 精度 雷达

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浮点协处理器在嵌入式组合导航计算机中的应用研究 被引量：2

6

作者 孙炼 赵伟 刘建业 《计算机测量与控制》 CSCD 2008年第4期555-557,共3页

为了提高导航计算机的浮点运算性能,满足组合导航系统实时性的要求,在基于FPGA的嵌入式导航计算机中,利用新型FPGA的片内逻辑资源,设计出专门用于浮点运算的协处理器单元,实现了组合导航浮点运算的硬件执行。为了使浮点运算协处理器的... 为了提高导航计算机的浮点运算性能,满足组合导航系统实时性的要求,在基于FPGA的嵌入式导航计算机中,利用新型FPGA的片内逻辑资源,设计出专门用于浮点运算的协处理器单元,实现了组合导航浮点运算的硬件执行。为了使浮点运算协处理器的性能充分发挥,对组合导航软件的代码进行了优化。实现了嵌入式导航计算机硬件和软件性能同步提高。使用真实导航数据进行了测试,结果表明,系统的浮点运算性能大大提升,达到了预期的实时性能改善效果。 展开更多

关键词 浮点运算 协处理器 导航计算机 FPGA

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基于粗粒度可重构处理器的浮点乘加算法 被引量：1

7

作者 高静 杜增权 +2 位作者 高天野 罗韬 史再峰 《天津大学学报（自然科学与工程技术版）》 EI CSCD 北大核心 2017年第4期437-445,共9页

在粗粒度可重构处理器中,往往采用以定点代替浮点或嵌入专用的浮点计算单元的方式来处理应用中的浮点运算,从而导致在面对大动态范围运算时精度不够,造成系统面积与功耗的增加.本文提出了一种在通用粗粒度可重构处理器上用定点运算单元... 在粗粒度可重构处理器中,往往采用以定点代替浮点或嵌入专用的浮点计算单元的方式来处理应用中的浮点运算,从而导致在面对大动态范围运算时精度不够,造成系统面积与功耗的增加.本文提出了一种在通用粗粒度可重构处理器上用定点运算单元实现浮点乘加运算的方法,采用8个可重构处理单元实现1次乘或加的浮点运算,该方法不仅兼容了IEEE-754的单精度浮点标准而且没有增加任何浮点运算硬件.在模拟器上对系统性能进行测试,使用本文的方法,在通用粗粒度可重构处理器上实现浮点乘法运算性能提升2.09倍,浮点加法运算性能提升1.68倍. 展开更多

关键词 可重构处理器 粗粒度 浮点运算

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基于浮点DSP+ARM的光纤捷联/GPS组合导航计算机的设计 被引量：4

8

作者 王其 徐晓苏 《船舶工程》 CSCD 北大核心 2007年第5期34-36,15,共4页

介绍一种基于DSP TMS320VC33PGA和ARM系列微处理器S3C44B0X构成的光纤捷联/GPS组合导航计算机的设计,详细介绍了系统硬件结构设计、高精度数据采集电路、FPGA接口电路设计、FLASH程序引导设计以及系统软件设计.通过实验室三轴转台实验... 介绍一种基于DSP TMS320VC33PGA和ARM系列微处理器S3C44B0X构成的光纤捷联/GPS组合导航计算机的设计,详细介绍了系统硬件结构设计、高精度数据采集电路、FPGA接口电路设计、FLASH程序引导设计以及系统软件设计.通过实验室三轴转台实验证明该系统具有实时性好、精度高、体积小的优点. 展开更多

关键词 船舶 导航计算机 浮点DSP ARM微处理器 数据采集 光纤陀螺仪

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基于模块的运算部件模拟验证研究与实现 被引量：3

9

作者 周旭 《计算机工程》 CAS CSCD 北大核心 2003年第6期21-23,共3页

提出一种基于模块的运算部件模拟验证方法，其基本思想是：针对运算部件模块，从通用的C测试程序中提取出模拟和仿真的输入向量；并对运行结果进行分析。利用该方法针对浮点乘法部件的验证过程说明，该方法可减少系统仿真时间，加速功... 提出一种基于模块的运算部件模拟验证方法，其基本思想是：针对运算部件模块，从通用的C测试程序中提取出模拟和仿真的输入向量；并对运行结果进行分析。利用该方法针对浮点乘法部件的验证过程说明，该方法可减少系统仿真时间，加速功能部件的逻辑验证，从而提高对处理器调试的速度。 展开更多

关键词 微处理器 模块 浮点乘法部件 运算部件 模拟 验证 系统仿真

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浮点加法器的低功耗结构设计 被引量：2

10

作者 高海霞 杨银堂 《微电子学》 CAS CSCD 北大核心 2002年第2期128-130,135,共4页

浮点加法器是集成电路数据通道中重要的单元 ,它的性能和功耗极大地影响着处理器和数字信号处理器的性能。文章分析了浮点加法器的几种结构 ,重点介绍了实现低功耗的三数据通道结构。最后 。

关键词 浮点加法器 低功耗 结构设计 数字信号处理器 数据通道 数字集成电路

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定点DSP块浮点算法及其实现技术 被引量：4

11

作者 陈丽安 张培铭 《福州大学学报（自然科学版）》 CAS CSCD 2004年第6期689-693,共5页

介绍了块浮点算法的基本原理及软件实现方法,给出了TITMS320C5402定点DSP块浮点算法的汇编源程序代码,并以全波傅氏算法周期函数的模值计算为例说明块浮点算法所取得的效果.

关键词 数字信号处理器 定点 浮点 块浮点

原文传递

捷联式导航计算机的最优NiosⅡ构建 被引量：1

12

作者 许德新 阙兴涛 夏全喜 《电子技术应用》 北大核心 2009年第5期159-162,共4页

从导航计算机实时性和时间可确定性的要求出发,结合niosⅡ的高度灵活性和可定制性的特点,设计了完全可控式双NiosⅡ处理器,实现了IEEE-754标准单浮点精度的cordic算法,并添加了硬件浮点运算的用户指令。最终的NiosⅡ系统非常适合捷联导... 从导航计算机实时性和时间可确定性的要求出发,结合niosⅡ的高度灵活性和可定制性的特点,设计了完全可控式双NiosⅡ处理器,实现了IEEE-754标准单浮点精度的cordic算法,并添加了硬件浮点运算的用户指令。最终的NiosⅡ系统非常适合捷联导航解算,是低成本、高性能的捷联式导航计算机的最佳选择。 展开更多

关键词 可控式双Nios Ⅱ处理器 IEEE-754浮点标准 CORDIC算法 自定义用户指令

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X-DSP浮点乘法器的设计与实现 被引量：1

13

作者 彭元喜 杨洪杰 谢刚 《计算机应用》 CSCD 北大核心 2010年第11期3121-3125,3133,共6页

为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compi... 为了满足高性能X-DSP浮点乘法器的性能、功耗、面积要求,研究分析了X型DSP总体结构和浮点乘法器指令特点,采用Booth2编码算法和4∶2压缩树形结构,使用4级流水线结构设计实现了一款高性能低功耗浮点乘法器。使用逻辑综合工具Design Compiler,采用第三方公司0.13μmCMOS工艺库,对所设计的乘法器进行了综合,其结果为工作频率500MHz,面积67529.36μm2,功耗22.3424mW。 展开更多

关键词 4∶2压缩树 布斯算法 IEEE-754 浮点乘法器 数字信号处理器

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龙芯2号处理器功能部件设计 被引量：1

14

作者 张戈 齐子初 胡伟武 《计算机研究与发展》 EI CSCD 北大核心 2006年第6期967-973,共7页

功能部件是处理器中进行指令运算的核心单元，它的算法及其实现直接影响到处理器的总体性能．介绍了龙芯2号处理器的功能部件，探讨了从算法到物理设计等不同层次的功能部件设计方法．龙芯2号功能部件分为两个定点ALU和两个浮点ALU实现... 功能部件是处理器中进行指令运算的核心单元，它的算法及其实现直接影响到处理器的总体性能．介绍了龙芯2号处理器的功能部件，探讨了从算法到物理设计等不同层次的功能部件设计方法．龙芯2号功能部件分为两个定点ALU和两个浮点ALU实现，除实现完整的MIPS定、浮点指令集外，还实现了龙芯2号类MMX自定义多媒体指令集以及定点操作在浮点部件（FPU）中的数据通路复用．龙芯2号浮点部件遵照IEEE754和MIPS相关标准，浮点加法4拍完成，浮点乘法5拍完成，浮点除法4～17拍完成．物理设计支持0．18μm工艺下主频500MHz的标准单元实现，浮点单精度峰值性能达到2GFLOPS．双精度峰值性能达到1GFLOPS． 展开更多

关键词 龙芯2号处理器 功能部件设计 浮点部件 多媒体指令集

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基于TMS320C6701的某警戒雷达信号处理机的实现

15

作者 童智勇 刘先锋 杨文革 《电光与控制》 2001年第1期7-11,共5页

介绍了某警戒雷达信号处理系统的设计与实现。该系统为基于两片高速浮点DSP( TMS32 0 C670 1 - 1 67)的单板系统 ,充分利用了 TMS32 0 C670 1强大的运算能力完成了雷达信号处理机的主要功能 ,避免使用以往设计中所需要的专用 FFT芯片、... 介绍了某警戒雷达信号处理系统的设计与实现。该系统为基于两片高速浮点DSP( TMS32 0 C670 1 - 1 67)的单板系统 ,充分利用了 TMS32 0 C670 1强大的运算能力完成了雷达信号处理机的主要功能 ,避免使用以往设计中所需要的专用 FFT芯片、乘法器芯片及其它专用的运算芯片。与过去的雷达信号处理机相比 ,该系统设计简洁、灵活 ,降低了成本 ,提高了系统的可靠性。 展开更多

关键词 雷达信号处理机 浮点数字信号处理器 高速设计 快速傅立叶变换 警戒雷达

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嵌入式处理器的浮点乘法器设计

16

作者 姚涛 高德远 +1 位作者 王得利 潘永峰 《微电子学与计算机》 CSCD 北大核心 2008年第12期33-36,共4页

利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵... 利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器. 展开更多

关键词 浮点 乘法器 压缩器 嵌入式处理器

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微处理器的快速开方计算方法

17

作者 姜宏伟 梁芬 刘吉刚 《电子科技》 2014年第11期35-37,共3页

在基于微处理器的自动控制系统中对有效值进行等量计算时,针对利用传统开方算法计算存在速度慢、效率低,对实时控制算法和结果产生不利影响的缺点,提出了一种基于迭代思想的新型开方算法。该算法在使用时先确定计算初值,然后只需进行简... 在基于微处理器的自动控制系统中对有效值进行等量计算时,针对利用传统开方算法计算存在速度慢、效率低,对实时控制算法和结果产生不利影响的缺点,提出了一种基于迭代思想的新型开方算法。该算法在使用时先确定计算初值,然后只需进行简单的整数除法等运算即可快速完成开方计算,计算结果具有较高的精度,大幅减少计算周期,提高了计算效率。且该算法不受微处理器内部资源限制,适用于普通8位、16位单片机和DSP等,支持整数开方和浮点开方计算。 展开更多

关键词 微处理器 整数 浮点数 快速开方 迭代

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可变2^n点流水线FFT处理器的设计与实现 被引量：4

18

作者 高振斌 陈禾 韩月秋 《北京理工大学学报》 EI CAS CSCD 北大核心 2005年第3期268-271,共4页

设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长... 设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长度控制输入数据倒序、旋转因子寻址以及数据输出的实现方法.数据采用块浮点表示,提高了运算精度.用硬件描述语言VHDL在寄存器传输级(RTL级)进行描述,并在单片FPGA上实现.该芯片可工作在80MHz,连续计算时,处理长度为1024点的序列仅需12.8μs. 展开更多

关键词 傅里叶变换 流水线结构 现场可编程门阵列 硬件描述语言 块浮点

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可编程浮点数字信号处理器LS-DSP数据路径的设计

19

作者 车德亮 许琪 沈绪榜 《信号处理》 CSCD 北大核心 2006年第1期86-90,共5页

LS-DSP是针对航天数字信号处理应用而开发的32位可编程浮点数字信号处理器。本文讨论LS—DSP数据路径的设计,即ALU、乘法器、数据地址产生器三大功能单元的设计。在ALU的设计中,本文采用了一种新的前导0／1判断逻辑结构,其AT2比传统并... LS-DSP是针对航天数字信号处理应用而开发的32位可编程浮点数字信号处理器。本文讨论LS—DSP数据路径的设计,即ALU、乘法器、数据地址产生器三大功能单元的设计。在ALU的设计中,本文采用了一种新的前导0／1判断逻辑结构,其AT2比传统并行方式减少了约15．3％。在乘法器设计中,本文采用了一种新的尾数乘法阵列组织结构,其 AT2比传统的Wallace树结构减少了约12％。为了使LS-DSP更好的支持数字信号处理应用,本文提出了支持顺序、倒位序、循环三种数据寻址计算的数据地址产生器生成算法。LS-DSP现已投片成功,其采用0．5um三层金属布线CMOS工艺制造,面积6．2×6．7mm2,主频为50MHz。 展开更多

关键词 浮点数字信号处理器 数据路径 ALU 乘法器 数据地址生成器

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用FPGA实现星载SAR实时成像处理器的工程方法 被引量：3

20

作者 熊君君 王贞松 姚建平 《计算机工程》 EI CAS CSCD 北大核心 2006年第5期223-225,共3页

根据星载SAR成像算法的原理,提出了一种用FPGA实现该成像处理器的有效方法。该处理器的体系结构由算法直接映射而来,同时根据算法内在的时间关系将流水处理和并行处理相结合,从而极大地减少了处理时间。根据算法各运算对数据的精度要求... 根据星载SAR成像算法的原理,提出了一种用FPGA实现该成像处理器的有效方法。该处理器的体系结构由算法直接映射而来,同时根据算法内在的时间关系将流水处理和并行处理相结合,从而极大地减少了处理时间。根据算法各运算对数据的精度要求不同,将浮点运算和定点运算结合在一块,既满足了成像的精度要求又节省了硬件开销。该系统工作在100MHz时,33s左右能完成16k*16k星载样本点的成像,并对加拿大Radarsat的雷达原始信号进行成像处理,成像质量能达到要求。 展开更多

关键词 实时成像处理器 FPGA 流水处理 并行处理 浮点运算 定点运算

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