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题名一种高效双精度浮点乘法器
被引量：2
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作者
夏炜
肖鹏
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机构
武汉大学物理科学与技术学院
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出处
《计算机测量与控制》
北大核心
2013年第4期1017-1020,共4页
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基金
国家自然科学基金(61072135
60788402)
武汉市科技攻关计划项目(201110921295)
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文摘
浮点乘法器(FPM)是中央处理器的关键部件之一,因此其性能是处理器的关键影响因素之一,高性能浮点乘法器是研究人员的追求;基于此需求,提出了一种高速双精度浮点乘法器,该设计采用了有别于传统基2Booth算法,即基4Booth算法产生部分积,在此基础上用优化的Wallace树阵列结构进行部分积的累加得到和序列和进位序列,进而对和序列和进位序列采用部分和并行相加得到最后尾数结果;采用了优化的10级流水线结构的设计在Cyclone II EP2C15AF484C6器件上实现后运行频率可达138.77MHz;在同等优化努力下,相比于Altera IP核运行速度提高大约67.77%;类似的,在Xilinx Virtex2 xc2v6000上的实现比现存的设计频率提高约102.2%;实验结果显示了所设计FPM结构的有效性。
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关键词
基4booth编码
双精度浮点数
浮点乘法器
并行结构
流水线结构
WALLACE树
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Keywords
double precision floating point number
floating point multiplier
Parallel architecture
pipeline architecture
radix--4booth coder
Wallace tree
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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题名基于FPGA的高速双精度浮点乘法器设计
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作者
肖鹏
江先阳
王高峰
汪波
刘世培
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机构
武汉大学物理科学与技术学院
武汉大学微电子与信息技术研究院
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出处
《微电子学与计算机》
CSCD
北大核心
2012年第12期17-21,共5页
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基金
国家自然科学基金(61072135
60788402)
武汉市科技攻关计划项目(201110921295)
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文摘
设计了一种基于FPGA的高速双精度浮点乘法器.采用了基4Booth算法产生部分积,然后用优化的Wal-lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果.采用了优化的5级流水线结构的设计在Cyclone Ⅱ EP2C35F672C6器件上经过综合后运行频率可达123.32MHz.在同等优化下,相比于Altera IP核在调用DSP乘法资源情况下运行速度提高大约11%,相比于不调用DSP乘法资源情况下运行速度提高大约67%.
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关键词
基4booth编码
双精度浮点数
浮点乘法器
并行结构
流水线结构
WALLACE树
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Keywords
radix-4 booth coder
double precision floating point number
floating point multiplier
parallel architecture
pipeline architecture
Wallace tree
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分类号
TP391.9
[自动化与计算机技术—计算机应用技术]
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