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A DFT Method for Single-Control Testability of RTL Data Paths for BIST
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作者 Toshimitsu Masuzawa Minoru lzutsu +1 位作者 Hiroki Wada Hideo Fujiwara 《湖南大学学报(自然科学版)》 EI CAS CSCD 2000年第S2期52-60,共9页
This paper presents a new BIST method for RTL data paths based on single-control testability, a new concept of testability. The BIST method adopts hierarchical test. Test pattern generators are placed only on primary ... This paper presents a new BIST method for RTL data paths based on single-control testability, a new concept of testability. The BIST method adopts hierarchical test. Test pattern generators are placed only on primary inputs and test patterns are propagated to and fed into each module. Test responses are similarly propagated to response analyzers placed only on primary outputs. For the propagation of test patterns and test responses paths existing in the data path are utilized. The DFT method for the single-control testability is also proposed. The advantages of the proposed method are high fault coverage (for single Stuck-at faults), low hardware overhead and capability of at-speed test. Moreover, test patterns generated by test pattern generators can be fed into each module at consecutive system clocks, and thus, the BIST can also detect some faults of other fault models (e.g., transition faults and delay faults) that require consecutive application of test patterns at speed of system clock. 展开更多
关键词 built-in self-test design for testability rtl data path hierarchical test
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基于DCAP协同优化模型的USB2.0数据链路层设计
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作者 吴宇涵 王诗源 +1 位作者 陈小文 邢世远 《集成电路与嵌入式系统》 2026年第2期53-62,共10页
前端RTL设计是决定芯片性能、功耗与面积的关键环节。传统设计方法往往聚焦于功能实现,缺乏对PPA指标的系统性优化。为此,提出一种面向多维度指标的RTL优化方法———DCAP协同优化模型。该模型构建了包含数据流(D)、计算单元(C)、面积管... 前端RTL设计是决定芯片性能、功耗与面积的关键环节。传统设计方法往往聚焦于功能实现,缺乏对PPA指标的系统性优化。为此,提出一种面向多维度指标的RTL优化方法———DCAP协同优化模型。该模型构建了包含数据流(D)、计算单元(C)、面积管理(A)和功耗管理(P)4个维度的优化框架。以USB2.0数据链路层为实证案例,通过耦合式握手机制提升数据吞吐率,采用实时迭代CRC架构优化计算效率,通过资源管理控制面积开销,通过优化时钟门控覆盖率降低功耗。基于TSMC 65 nm工艺的后端实现结果表明,该设计在高速模式下吞吐率达到52.3 MB/s(协议效率为87%),功耗为0.156 mW,面积为3333.6μm2,较优化前功耗降低39%,面积减小23%。综上,所提出的DCAP模型为数字电路设计的PPA优化问题在RTL级提供了可复用的方法论指导。 展开更多
关键词 DCAP模型 PPA优化 rtl设计 数据流优化 USB2.0
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功耗限制下RTL数据通路非扫描BIST方法的延时分析
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作者 尤志强 张大方 《计算技术与自动化》 2006年第3期54-57,共4页
可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限... 可测性设计(DFT)方法广泛应用于数字电路测试中.通过添加测试硬件,用来降低测试的复杂性。但添加测试硬件后,往往会引起电路的延时变大,从而降低电路的性能,甚至引起延时故障。针对寄存器传输级(RTL)数据通路,文献[1]提出了两种功耗限制下非扫描内建自测试(BIST)方法。跟以前的方法相比较,这两个方法取得较短的测试应用时间和较低的测试硬件开销。本文对这两个方法对电路延时的影响进行分析。实验结果表明,在保持同样的测试应用时间和测试硬件开销的前提下,电路的延时有稍微增加。 展开更多
关键词 可测性设计 rtl数据通路 内建自测试 延时开销 低功耗测试
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数据通路的并发差错检测技术
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作者 杨东虎 印杰 《电子质量》 2009年第12期17-20,共4页
随着芯片密度的不断增加和对可靠性要求的不断提高,嵌入式系统的容错设计越来越受到关注。直接的复制比较策略将导致大量的硬件开销,而实现故障保险的数据通路可以增加硬件的共享。文章对近年来数据通路的RTL级的并发差错检测技术进行... 随着芯片密度的不断增加和对可靠性要求的不断提高,嵌入式系统的容错设计越来越受到关注。直接的复制比较策略将导致大量的硬件开销,而实现故障保险的数据通路可以增加硬件的共享。文章对近年来数据通路的RTL级的并发差错检测技术进行了分析和比较;研究结果表明,故障保险的方法和内省方法应该是优先考虑的并发差错检测方法,而半并发差错检测方法和算法级重计算方法主要应用于对硬件要求严格,而对时间和差错检测能力要求较低的时候。 展开更多
关键词 数据通路 高层综合 容错 并发差错检测 寄存器传输级
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