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基于指令串行融合的RISC-V向量处理器计算方法
1
作者 李凯歌 高鑫 杨孟飞 《微电子学与计算机》 2026年第3期155-163,共9页
在传统冯诺依曼计算机架构中,卷积神经网络、矩阵计算与快速傅里叶变换等算法存在频繁的数据重用,导致向量处理器流水线中产生大量写后读指令,易引发数据冲突。同时,数据在向量寄存器和计算单元之间的反复传输带来了显著的功耗开销。针... 在传统冯诺依曼计算机架构中,卷积神经网络、矩阵计算与快速傅里叶变换等算法存在频繁的数据重用,导致向量处理器流水线中产生大量写后读指令,易引发数据冲突。同时,数据在向量寄存器和计算单元之间的反复传输带来了显著的功耗开销。针对上述问题,提出了一种面向向量计算的数据冲突解决机制。通过利用数据重用减少数据流动,从而降低计算芯片功耗。将该方法应用于RISC-V向量处理器的仿真实验表明:在128×128矩阵乘法计算时,整体芯片功耗降低约5.8%;在计算神经卷积网络算法时,功耗降低约6.2%。该方法具有轻量化的特点,所引入的面积开销可忽略不计。 展开更多
关键词 risc-V 向量处理器 矩阵计算 能效
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工业实时控制用容错双发射RISC-V处理器架构
2
作者 王诗怡 《无线互联科技》 2026年第1期1-6,共6页
为满足工业实时控制对高性能和高可靠性的需求,文章提出一款容错型双发射RISC-V处理器。其架构采用双发射乱序流水线与轻量级向量执行单元,提高控制算法执行效率;硬件级快速中断机制将响应降低至百纳秒级,增强系统确定性。针对工业环境... 为满足工业实时控制对高性能和高可靠性的需求,文章提出一款容错型双发射RISC-V处理器。其架构采用双发射乱序流水线与轻量级向量执行单元,提高控制算法执行效率;硬件级快速中断机制将响应降低至百纳秒级,增强系统确定性。针对工业环境软错误,文章设计轻量级双模冗余(Dual-Modular Redundancy, DMR)与局部检查点机制,实现低成本容错。外设互联和模拟前端采用紧耦合与抗干扰结构,以降低访问延迟并提升数据稳定性。基于40 nm工艺实现的处理器在800 MHz下功耗不足500 mW,表现出良好的工业应用潜力。 展开更多
关键词 risc-V 工业控制处理器 软错误容错 DMR 外设互联架构
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基于RISC-V嵌入式指令集的处理器核实现与仿真实验设计
3
作者 李秀滢 鄂佳言 武秀云 《北京电子科技学院学报》 2025年第4期147-158,共12页
面向国家集成电路产业的战略需求与新工科的人才培养目标,传统EDA实践教学在培养学生系统级设计与验证能力方面暴露了诸多局限。为解决传统EDA教学中处理器核设计实践缺失、项目工程复杂度不足、学生系统级设计与验证能力培养欠缺等问题... 面向国家集成电路产业的战略需求与新工科的人才培养目标,传统EDA实践教学在培养学生系统级设计与验证能力方面暴露了诸多局限。为解决传统EDA教学中处理器核设计实践缺失、项目工程复杂度不足、学生系统级设计与验证能力培养欠缺等问题,本文设计并实践了一套基于开源RISC-V指令集的处理器核的硬件实现与仿真实验案例。通过将开源指令集架构与前沿仿真技术引入实验教学,设计了贯穿微架构实现到全流程验证的综合性项目,并搭建了基于Verilator的仿真平台。该案例旨在激发学生对处理器底层工作原理的探索兴趣,提升其系统建模、工程实现与调试分析的综合能力,对于为我国集成电路产业培养具备核心设计能力的创新型人才具有重要的实践意义。 展开更多
关键词 risc-V 处理器核设计 实验教学案例
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NA-ROB:基于RISC-V超标量处理器的改进 被引量：2
4
作者 景超霞 刘杰 +1 位作者 李洪奎 刘红海 《计算机应用研究》 北大核心 2025年第2期519-522,共4页
重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目... 重排序缓存(ROB)是超标量处理器中的重要模块,用于确保乱序执行的指令能够正确地完成和提交。然而,在大规模超标量处理器中,存在ROB阻塞以及ROB容量有限的问题。为了解决上述问题并提高处理器性能,提出了零寄存器分配策略,通过将没有目的寄存器的指令单独存储来避免占用ROB表项。同时,引入容量可动态调整的缓存结构(AROB),将长延时指令与普通指令分别存储在ROB和AROB中,以降低长延时指令导致的阻塞。改进后的超标量处理器被命名为NA-ROB,经过SPEC 2006基准测试程序的实验评估,结果表明,NA-ROB超标量处理器相比于传统的ROB超标量处理器,平均IPC提升了66%,同时ROB的阻塞概率降低了48%。因此,所提出的改进方法显著提升了处理器的整体性能和效率。 展开更多
关键词 risc-V指令集 超标量处理器 ROB AROB 零寄存器分配策略
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RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法
5
作者 唐时博 朱嘉诚 +1 位作者 慕德俊 胡伟 《电子与信息学报》 北大核心 2025年第9期3081-3092,共12页
处理器安全是近年来的热点前沿研究领域,各种处理器安全漏洞层出不穷。然而,现有处理器漏洞挖掘主要采取各类测试手段,存在自动化程度低、漏洞挖掘效率和完备性不高等局限性,特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符... 处理器安全是近年来的热点前沿研究领域,各种处理器安全漏洞层出不穷。然而,现有处理器漏洞挖掘主要采取各类测试手段,存在自动化程度低、漏洞挖掘效率和完备性不高等局限性,特别是在权限正确性验证与漏洞挖掘方面。该文提出一种基于符号执行和属性验证的RISC-V处理器权限正确性验证与提权漏洞自动挖掘方法。首先,对于特权级访问控制机制,形式化地定义了访问保护(AP)、异常处理(EH)、指令解码(ID)、寄存器安全(RS)和特权绕过(PB)5类特权提升漏洞类型;该文还提出了属性驱动的状态空间归约、路径引导等策略,有效提升了安全验证效率;设计了一个权限正确性验证与提权漏洞挖掘自动化框架,实现了对处理器设计的软硬件联合安全验证、特权提升漏洞检测和概念验证(PoC)自动生成。在OR1200, Ibex, PicoRV32和PULPino 4款开源处理器上的实验结果表明本文所提方法能够实现权限正确性属性的形式化验证并有效捕捉提权类漏洞,验证效率平均提升66.1%,同时能够自动生成高质量PoC。该文所提方法能够显著提升RISC-V处理器特权提升漏洞的自动化挖掘能力,为处理器设计安全评估提供一种新思路和技术手段。 展开更多
关键词 risc-V处理器 特权提升漏洞 符号执行 形式化验证 安全属性
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RISC-V指令集扩展研究:设计、实现与应用
6
作者 邵宴萍 黄立波 《小型微型计算机系统》 北大核心 2025年第10期2548-2560,共13页
指令集架构是沟通软件和硬件之间的关键技术.RISC-V指令集以其简洁性、模块化和开源特性逐渐脱颖而出,它允许设计人员灵活扩展以提升处理器功能和性能,满足特定场景下的需求.RISC-V标准组织也不断推出新的标准扩展,以适应不断变化的应... 指令集架构是沟通软件和硬件之间的关键技术.RISC-V指令集以其简洁性、模块化和开源特性逐渐脱颖而出,它允许设计人员灵活扩展以提升处理器功能和性能,满足特定场景下的需求.RISC-V标准组织也不断推出新的标准扩展,以适应不断变化的应用需求.本文以RISC-V指令集扩展为核心,首先阐述了RISC-V指令集的架构及现有扩展,并分析了自定义扩展的设计流程.然后介绍了在软硬件上实现指令集扩展的通用方法,并通过具体的研究案例详细探讨了RISC-V指令集扩展在人工智能、高性能计算及后量子密码学领域的实际应用.最后,在此基础上,对RISC-V指令集扩展的未来发展方向进行了展望. 展开更多
关键词 risc-V 扩展 处理器 性能优化
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电力物联网终端RISC-V架构内存隔离机制研究 被引量：1
7
作者 覃宗涛 谢为炜 +1 位作者 黄桂健 聂辉 《电子设计工程》 2025年第2期121-124,129,共5页
针对电力物联网终端RISC-V架构中增设内存隔离机制会增加终端开销,降低性能的问题,设计电力物联网终端RISC-V架构内存隔离机制。基于RISC-V架构指令编码格式,设计RISC-V架构内存软件与硬件隔离机制。其中,内存软件隔离机制为强制访问控... 针对电力物联网终端RISC-V架构中增设内存隔离机制会增加终端开销,降低性能的问题,设计电力物联网终端RISC-V架构内存隔离机制。基于RISC-V架构指令编码格式,设计RISC-V架构内存软件与硬件隔离机制。其中,内存软件隔离机制为强制访问控制机制与虚拟内存机制,构建可信的内存隔离运行环境;内存硬件隔离机制为处理器执行单元内存分配机制。通过上述内存软件隔离与硬件隔离的联合应用,实现了电力物联网终端RISC-V架构内存隔离功能。实验数据显示,在不同实验工况背景下,设计机制应用后获得的RISC-V架构运行应用程序内存分配结果与最优结果一致,应用程序运行过程中受干扰程度最小值为4%,证实了设计机制具备较佳的应用效果。 展开更多
关键词 risc-V架构 物联网终端 处理器 电力物联网 内存隔离机制
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RISC-V指令集架构研究综述 被引量：56
8
作者 刘畅 武延军 +1 位作者 吴敬征 赵琛 《软件学报》 EI CSCD 北大核心 2021年第12期3992-4024,共33页
指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的“... 指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的“全栈”概念.对近年来RISC-V指令集架构相关的研究成果进行了综述.首先介绍了RISC-V指令集的发展现状,指出开展RISC-V研究应重点关注的指令集范围.然后分析了RISC-V处理器设计要点和适用范围.同时,围绕RISC-V系统设计问题,从指令集、功能实现、性能提升、安全策略这4个方面,论述了RISC-V处理器基本的研究思路,并分析了近年来的研究成果.最后借助具体的研究案例,阐述了RISC-V在领域应用的价值,并展望了RISC-V架构后续研究的可能切入点和未来发展方向. 展开更多
关键词 risc-V 架构设计 处理器 性能优化 系统安全
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基于Chisel语言的RISC-V处理器设计技术 被引量：9
9
作者 娄冕 张海金 +2 位作者 杨靓 刘思源 赵亮 《微电子学与计算机》 2021年第3期51-55,共5页
近年来,RISC-V在处理器领域的大行其道,不仅仅在于其开源可扩展的指令集架构属性,同时也得益于加州大学伯克利分校为其量身打造的敏捷化设计语言Chisel,极大降低了处理器设计门槛.本文基于Chisel语言设计实现了一款带有扩展指令协处理... 近年来,RISC-V在处理器领域的大行其道,不仅仅在于其开源可扩展的指令集架构属性,同时也得益于加州大学伯克利分校为其量身打造的敏捷化设计语言Chisel,极大降低了处理器设计门槛.本文基于Chisel语言设计实现了一款带有扩展指令协处理器的多核RISC-V芯片,相对于传统的硬件设计语言,将硬件IP的设计与集成周期压缩50%以上,并且依靠丰富的模板资源,能够快速完成拓扑互连、时序分割、跨时钟域转换等影响处理器整体性能的全局性优化设计,将芯片验证与实现的迭代周期缩短30%以上,为开源处理器敏捷化开发探索了行之有效的技术手段. 展开更多
关键词 Chisel risc-V 处理器 敏捷化
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开放性32位RISC处理器IP核的比较与分析 被引量：2
10
作者 刘军 郭立 +1 位作者 郑东飞 白雪飞 《电子器件》 EI CAS 2005年第4期850-854,共5页
比较和分析了LEON2,OpenRISC1200,NiosII等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2.1基准测试程序评测了它们的性能。最后在0.18μm的CMOS工艺下进行了综合,给出... 比较和分析了LEON2,OpenRISC1200,NiosII等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2.1基准测试程序评测了它们的性能。最后在0.18μm的CMOS工艺下进行了综合,给出了它们在ASIC平台下面积和频率的比较。 展开更多
关键词 32位risc处理器 开放性IP核 性能比较 Dhrystone 2.1
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基于RISC结构的Java处理器研究与设计 被引量：2
11
作者 张金钟 胡平 《微电子学与计算机》 CSCD 北大核心 2011年第7期61-64,共4页
文中结合PicoJava和JOP等一些经典的Java处理器的优势,设计了一种基于RISC结构的Java处理器.它充分利用了Java指令折叠技术和精简指令集处理器的优势,不仅降低了设计复杂度,而且在很大程度上提高了Java处理器的性能.
关键词 指令折叠器 JAVA处理器 risc 字节码 FPGA
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一种RISC地址产生器生成算法的设计与实例化 被引量：1
12
作者 车德亮 赵宁 《计算机技术与发展》 2006年第1期23-26,共4页
提高功能部件的并行性是开发高性能微处理器的基本途径。在RISC处理器中设计独立的地址产生器可实现算术运算与地址运算并行处理,从而提高RISC处理器的性能。文中根据现今RISC处理器中常用的寻址方式,提出了一种RISC地址产生器生成算法... 提高功能部件的并行性是开发高性能微处理器的基本途径。在RISC处理器中设计独立的地址产生器可实现算术运算与地址运算并行处理,从而提高RISC处理器的性能。文中根据现今RISC处理器中常用的寻址方式,提出了一种RISC地址产生器生成算法并进行了实例化。实例化结果可作为IP核应用到RISC处理器的设计中。 展开更多
关键词 risc处理器 并行性 寻址方式 地址产生器
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基于RISC⁃V处理器的物联网SOC平台设计 被引量：1
13
作者 隋金雪 季永辉 +1 位作者 张霞 朱智林 《现代电子技术》 2022年第3期39-42,共4页
针对物联网应用中SOC平台多需求决策问题,以处理器CV32E40P和Ibex作为内核,选用改进片上总线架构(AMBA)协议以及通用型外设搭建SOC平台;然后根据资源利用报告分析其面积、功耗和性能;最后在FPGA上验证SOC平台可行性。结果表明,在同一SO... 针对物联网应用中SOC平台多需求决策问题,以处理器CV32E40P和Ibex作为内核,选用改进片上总线架构(AMBA)协议以及通用型外设搭建SOC平台;然后根据资源利用报告分析其面积、功耗和性能;最后在FPGA上验证SOC平台可行性。结果表明,在同一SOC平台下,CV32E40P的面积相较于Ibex增加了26.07%,在25 MHz、40 MHz与50 MHz频率下,功耗分别提高了31.58%、29.03%以及25.64%,在运行逻辑控制与卷积运算代码时,速度分别提高了27.66%和108.75%。综上,Ibex更适用于智能家居领域中低带宽数据获取的场景,而CV32E40P则适用于智慧城市领域中视频、图像数据采集处理的场景。 展开更多
关键词 SOC平台 risc⁃V处理器 总线设计 物联网 平台性能分析 可行性验证
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RISC V标准指令集的六级流水线设计 被引量：2
14
作者 张旭 韩跃平 +1 位作者 唐道光 武杰 《单片机与嵌入式系统应用》 2022年第10期36-39,44,共5页
基于RISC V标准指令集,提出一种六级流水线设计方法。首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频。其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式... 基于RISC V标准指令集,提出一种六级流水线设计方法。首先,分析了流水线级数对处理器性能的影响,在经典五级流水线的基础上将流水线划分为6个阶段,缩短时延,提高主频。其次,为解决流水线中的冒险问题,采用定向前推和插入纵向气泡的方式处理数据冒险问题,使用流水线冲刷解决流水线中控制冒险问题。最后,在EDA工具中,采用RISC V标准指令集对本设计进行仿真测试,并在FPGA上实现,运行时钟频率可达78.2 MHz。 展开更多
关键词 risc V 处理器架构 流水线 数据冒险
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基于指令生成约束的RISC-V测试序列生成方法 被引量：1
15
作者 刘鹏 胡文超 +2 位作者 刘德启 韩晓霞 刘扬帆 《电子与信息学报》 EI CSCD 北大核心 2023年第9期3141-3149,共9页
为了避免处理器受到指令缺陷的威胁,该文提出基于指令生成约束的RISC-V测试序列生成方法,构建测试指令序列生成框架,实现测试指令生成及指令缺陷检测,解决现有测试指令序列生成方法约束定义困难和收敛速度慢的问题。在该方法中,首先,根... 为了避免处理器受到指令缺陷的威胁,该文提出基于指令生成约束的RISC-V测试序列生成方法,构建测试指令序列生成框架,实现测试指令生成及指令缺陷检测,解决现有测试指令序列生成方法约束定义困难和收敛速度慢的问题。在该方法中,首先,根据指令集架构规范和指令验证需求定义指令生成约束,包括指令格式约束、通用功能覆盖约束和特殊功能覆盖约束,以解决随着指令数量增多约束定义的困难,提高可复用性;然后,定义启发式搜索策略,通过统计覆盖信息,加快覆盖率收敛速度;最后,基于启发式搜索策略构造求解算法,实现满足指令生成约束的测试序列生成。实验结果表明,与现有方法相比,在覆盖所有指令验证需求的前提下,结构覆盖率和数值覆盖率的收敛时间分别减少了85.62%和57.64%。利用该框架对开源处理器进行检测,可以定位到在处理器译码和执行阶段引入的指令缺陷,为处理器指令缺陷检测提供了有效的方法。 展开更多
关键词 处理器 risc-V 指令缺陷检测 约束指令生成
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32位RISC-V处理器中乘法器的优化设计 被引量：6
16
作者 唐俊龙 汤孟媛 +2 位作者 吴圳羲 卢英龙 邹望辉 《电子设计工程》 2022年第6期61-65,共5页
针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改... 针对32位RISC-V“蜂鸟E203”处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径延时,提高乘法器的运算速度。利用Modelsim仿真验证了乘法器功能的正确性。基于SIMC 180 nm工艺,采用Synopsys的Design Compile工具进行综合处理,结果表明,单次乘法指令执行周期减少了88.2%,关键路径延时为2.43 ns。 展开更多
关键词 risc-V处理器 乘法器 压缩器 BOOTH编码
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嵌入式RISC处理器体系结构并行技术的研究 被引量：1
17
作者 周亦敏 魏洪兴 《计算机科学》 CSCD 北大核心 2007年第1期262-263,277,共3页
本文通过对目前国内外主流嵌入式处理器体系结构创新与发展的研究,着重从处理器体系结构中RISC规则的突破、数据处理、多线程、多核处理器的构成等多种并行技术的应用,对提高系统运行效率和降低运行功耗,作了较为全面的分析,同时研究了... 本文通过对目前国内外主流嵌入式处理器体系结构创新与发展的研究,着重从处理器体系结构中RISC规则的突破、数据处理、多线程、多核处理器的构成等多种并行技术的应用,对提高系统运行效率和降低运行功耗,作了较为全面的分析,同时研究了这些并行机制的实现技术。研究表明,嵌入式处理器结构中并行技术的应用,是应对目前嵌入式应用高性能、低功耗挑战的有效方法。 展开更多
关键词 嵌入式处理器 体系结构 risc 并行技术
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面向RISC-V嵌入式处理器的浮点单元设计与移植 被引量：4
18
作者 唐俊龙 吴圳羲 +2 位作者 卢英龙 黄智昌 邹望辉 《电子设计工程》 2023年第7期119-123,131,共6页
针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元(FPU),其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令... 针对软件实现浮点运算的速度无法满足RISC-V嵌入式处理器浮点运算的需求,设计了一种由浮点加法器和浮点乘法器构成的浮点单元(FPU),其中浮点乘法器提出了新型的Wallace树压缩结构,提高了压缩速率。在“蜂鸟E203”处理器中,完成浮点指令的译码模块与派遣模块的设计,实现FPU模块的移植。基于Simc180 nm工艺,使用Sysnopsys公司的Design Compile、VCS工具对FPU进行功能验证和综合,仿真结果表明,浮点加法器的关键路径延时为10.17 ns,相比于串行浮点加法器延时缩短23%,浮点乘法器的压缩结构关键路径延时为0.27 ns,相比传统Wallace树压缩延时缩短10%,移植前后的FPU运算结果一致。 展开更多
关键词 risc-V处理器 two-path WALLACE树 浮点单元 移植
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基于现场可编程门阵列的RISC处理器设计 被引量：1
19
作者 东野长磊 《计算机工程》 CAS CSCD 北大核心 2011年第11期242-244,共3页
基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方... 基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。 展开更多
关键词 现场可编程门阵列 精简指令集计算机处理器 流水线相关性 算术逻辑单元
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现代RISC处理器的流水线技术 被引量：1
20
作者 郑飞 《微电子学与计算机》 CSCD 北大核心 1993年第9期28-31,35,共5页
在阐明现代RISC处理器采用的超级标量技术与超级流水线技术的基础上,介绍超级标量处理器IBM RISC Systcm/6000、超级流水线处理器MIPS R4000及RISC/CISC混合处理器Intcl 486的流水线设计,论述了其实现中的问题与技术,包括流水线的数据... 在阐明现代RISC处理器采用的超级标量技术与超级流水线技术的基础上,介绍超级标量处理器IBM RISC Systcm/6000、超级流水线处理器MIPS R4000及RISC/CISC混合处理器Intcl 486的流水线设计,论述了其实现中的问题与技术,包括流水线的数据依赖性、分支预测、存储器障碍、代码重排等.最后指出发展趋向。 展开更多
关键词 流水线 处理器 risc
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