基于FPGA的RISC CPU设计 被引量：4

1

作者 龙惠民 吴静 《兵工自动化》 2006年第12期86-87,92,共3页

基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存... 基于FPGA的RISC CPU系统,以RISC CPU为核心,FPGA为目标芯片,RISC CPU与存储器使用WISHBONE总线接口。采用高速缓存、主存和虚拟存储器三级层次体系,以哈佛结构满足同时钟周期内同时处理取指令和读写数据的请求。其Cache系统含标志寄存器、数据寄存器和状态机。当CPU读取Cache的数据时,先将物理地址的最高位与标志存储器中对应地址标签比较。判断是否将数据总线直接传送给CPU。 展开更多

关键词 risc cpu FPGA 三级层次存储体系 WISHBOEN接口

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RISC CPU的边界扫描电路设计与实现 被引量：2

2

作者 孙奇燕 林伟 《国外电子测量技术》 2008年第10期53-56,共4页

随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节。边界扫描测试技术作为其中一种方法已被广泛地接受和使用。它能够有效地缩短测试施加时间,提高故障诊断率。本文讨论了边界扫描电路的基本... 随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节。边界扫描测试技术作为其中一种方法已被广泛地接受和使用。它能够有效地缩短测试施加时间,提高故障诊断率。本文讨论了边界扫描电路的基本结构和测试思想,设计并实现了RISC CPU中的边界扫描电路,电路结构采用Verilog HDL描述,最后使用Modelsim进行仿真并给出仿真结果。 展开更多

关键词 边界扫描 risc cpu 可测性设计 IEEE标准1149.1

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基于RISC的16位嵌入式CPU的设计 被引量：2

3

作者 何寅 陈旭昀 +2 位作者 杜晓刚 周汀 程君侠 《微电子学》 CAS CSCD 北大核心 2000年第1期17-21,共5页

介绍了一个嵌入式RISC型CPU。该CPU采用哈佛结构、4级指令流水线、20位指令字长和16位数据字长,并设置了用于片内外部寄存器的高速接口。设计中采用Bypass技术解决了数据相关问题,开发了高效的结构化编程语言和相应的编译器。

关键词 专用集成电路 嵌入式 risc cpu 设计

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DMR:兼容RISC-V架构的乱序超标量通用处理器核 被引量：3

4

作者 孙彩霞 郑重 +3 位作者 邓全 隋兵才 王永文 倪晓强 《计算机研究与发展》 EI CSCD 北大核心 2021年第6期1230-1233,共4页

DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持S... DMR是由国防科技大学计算机学院自研的一款兼容RISC-V架构的乱序超标量通用处理器核,支持用户态(user-mode)、特权态(supervisor-mode)和机器态(machine-mode)三种特权级模式,兼容RV64G指令集规范,并进行了自定义向量扩展,虚存系统支持Sv39和Sv48,物理地址为44b.DMR的单周期整数流水线为12级,指令乱序发射、顺序提交,指令发射宽度为4,实现了多个分布式调度队列,每拍最多可乱序调度9条指令执行.DMR采用覆盖率驱动的多层次、多平台的功能验证方法,已经在FPGA原型系统下成功启动Linux OS,CoreMark分数为5.12MHz,在14nm工艺下主频可达到2GHz. 展开更多

关键词 risc-V 乱序 超标量 处理器核 通用cpu

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方舟CPU在地震数据采集器中的应用 被引量：2

5

作者 李江 薛兵 王洪体 《地震地磁观测与研究》 2006年第3期73-76,共4页

文章从分析地震数据采集器的发展入手,提出了使用方舟CPU来提高地震数据采集器网络化和智能化水平的方案,并详细介绍了方舟CPU的结构、功能和特点,以及使用方舟CPU设计的地震数据采集器。

关键词 方舟 risc cpu 地震观测 数据采集器

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基于RISC-V架构的中断实验设计 被引量：2

6

作者 冯建文 《实验室研究与探索》 CAS 北大核心 2022年第12期34-38,共5页

中断处理是CPU的重要功能,中断原理与设计是计算机组成原理课程的学习难点。基于多周期RISC-V架构,设计了一个功能精简、原理深入的中断实验,实现了能处理单重可屏蔽外部中断的CPU。分析了RISC-V中断机制,为中断CPU设计了一个简单的中... 中断处理是CPU的重要功能,中断原理与设计是计算机组成原理课程的学习难点。基于多周期RISC-V架构,设计了一个功能精简、原理深入的中断实验,实现了能处理单重可屏蔽外部中断的CPU。分析了RISC-V中断机制,为中断CPU设计了一个简单的中断控制器。目标指令集包含8条RV32I基本指令和5条中断相关指令。构造了中断模型机的系统结构,分析了各条指令的数据通路和执行过程,最后基于FPGA完成了设计、仿真测试和板级验证。 展开更多

关键词 中断实验 risc-V架构 多周期cpu

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RISC微处理器的EDA设计与应用 被引量：1

7

作者 陈智勇 黄廷辉 朱国魂 《桂林电子工业学院学报》 2003年第2期59-62,共4页

在采用定长 CPU周期设计的 RISC微处理器解释指令时 ,为了保证 CPU周期的完整性而降低了 CPU的效率。通过异步信号将节拍电位寄存器复位的不定长 CPU周期设计的 RISC微处理器 ,在运行相同的机器语言程序时 ,明显快于采用定长 CPU周期的... 在采用定长 CPU周期设计的 RISC微处理器解释指令时 ,为了保证 CPU周期的完整性而降低了 CPU的效率。通过异步信号将节拍电位寄存器复位的不定长 CPU周期设计的 RISC微处理器 ,在运行相同的机器语言程序时 ,明显快于采用定长 CPU周期的微处理器。 展开更多

关键词 risc 微处理器 不定长cpu周期设计 EDA设计

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自主设计精简指令集的流水线CPU 被引量：3

8

作者 袁婷 刘怡俊 《微电子学与计算机》 CSCD 北大核心 2015年第2期124-128,共5页

介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器... 介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器.在Modelsim平台运行测试程序,给出仿真综合结果.通过试验结果对比表明,所设计的CPU处理过程所需时钟周期大大减少. 展开更多

关键词 cpu risc 流水线 相关性 汇编器

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基于在线可编程技术的CPU设计

9

作者 周建国 王芯婷 王晓兰 《电脑知识与技术》 2011年第10期7050-7051,共2页

分析了国内外CPU设计教学的现状，介绍了我校CPU设计教学的改革过程，提出了将FPGA引入到CPU设计教学中的改革措施。

关键词 cpu设计 教学改革 开放式实验平台 FPGA risc架构 MIPS指令集

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CPU寄存器集的实现方法与重叠寄存器窗口技术 被引量：2

10

作者 刘研 《电子技术应用》 北大核心 2007年第12期39-41,共3页

简要介绍了CPU通用寄存器及窗口技术的产生和发展背景,提出了以CALL和RETURN为代表的指令存在的问题,并给出了解决方法,讨论了大寄存器集及窗口技术的缺点和一些相关应用。

关键词 寄存器 risc MIPS 重叠寄存器窗口技术 cpu

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CPU发展概述及国产化之路 被引量：14

11

作者 李韶光 刘雷 +1 位作者 郎金鹏 王建国 《网络空间安全》 2020年第4期114-117,共4页

基于当前芯片技术封锁及中国电子产品研发制造业如火如荼的大环境,文章对目前主流的CPU架构进行了整体概述,描述了X86架构和ARM架构下系列化产品的发展进程,并着重分析了国产化CPU的现状及RISC-V架构的发展前景。

关键词 芯片 cpu ARM 国产化 risc-V

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RISC和CISC两种构架MCU的比较 被引量：3

12

作者 居水荣 王效 万海涛 《微电子技术》 2003年第3期1-7,共7页

首先从硬件的角度介绍了基于CISC构架和基于RISC构架的两种微控制器的结构 ,然后从软件的角度分析了两种构架微控制器的指令系统 。

关键词 CISC构架 risc构架 微控制器 内核 指令

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一种采用RISC构架的4位微控制器 被引量：1

13

作者 居水荣 《微电子技术》 2003年第2期14-19,共6页

首先介绍了我们所设计的基于RISC构架的 4位MCU的功能框图和硬件资源 ,然后从硬件的角度分析了微控制器的内核部分的结构 ,并对其中的一些比较重要的模块作了简单介绍 ,最后从软件的角度给出了指令系统。

关键词 微控制器 内核 精简指令集构架

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一种带有流水线追踪器的JTAG ICE调试电路设计 被引量：6

14

作者 沈沙 沈泊 章倩苓 《微电子学与计算机》 CSCD 北大核心 2004年第7期139-142,共4页

针对复旦大学自主开发的32位RISCCPU,设计了相应JTAG调试电路(In-CircuitEmulator)。为解决此RISCCPU中5级流水线导致的断点误停的问题,提出了一种新颖的带有分支预测功能的电路结构─“流水线追踪器”。此JTAG调试电路与IEEE1149.1标... 针对复旦大学自主开发的32位RISCCPU,设计了相应JTAG调试电路(In-CircuitEmulator)。为解决此RISCCPU中5级流水线导致的断点误停的问题,提出了一种新颖的带有分支预测功能的电路结构─“流水线追踪器”。此JTAG调试电路与IEEE1149.1标准兼容,具有设置断点、单步、查看或修改CPU寄存器/内存空间、在线FLASH编程等多种功能。 展开更多

关键词 嵌入式risc cpu JTAG ICE 调试电路 流水线 流水线追踪器

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64位MIPS指令处理器的流水线设计 被引量：2

15

作者 李明刚 《现代电子技术》 2005年第3期98-100,共3页

介绍了一种采用 64位 MIPS指令集 CPU的流水线设计。作为 SOC的核心 ,CPU的性能主要取决于指令的执行效率 ,而采用流水线方式大大增加了指令的执行速度 ,提高了 CPU的性能。该 CPU使用五级流水线设计 ,文中对影响流水线正常执行的各种... 介绍了一种采用 64位 MIPS指令集 CPU的流水线设计。作为 SOC的核心 ,CPU的性能主要取决于指令的执行效率 ,而采用流水线方式大大增加了指令的执行速度 ,提高了 CPU的性能。该 CPU使用五级流水线设计 ,文中对影响流水线正常执行的各种因素进行了分析 ,以及在实际设计中采用相应的控制机制 ,从而完成对一个具有较高性能的 CPU核的流水线控制的设计。 展开更多

关键词 MIPS risc 处理器 流水线

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基于S12X系列双核单片机的CAN网关设计 被引量：6

16

作者 冯源 豆海利 赵刚 《计算机测量与控制》 2016年第1期191-195,共5页

集成XGATE协处理器内核的S12XE系列双核单片机具有处理速度快、反应时间短、功耗低等优点,在嵌入式应用中具有独特优势和很好的应用前景;文章采用16位双核单片机MC9S12XEQ512作为主控制器,以集成信号和电源隔离功能的CAN收发器芯片ADM3... 集成XGATE协处理器内核的S12XE系列双核单片机具有处理速度快、反应时间短、功耗低等优点,在嵌入式应用中具有独特优势和很好的应用前景;文章采用16位双核单片机MC9S12XEQ512作为主控制器,以集成信号和电源隔离功能的CAN收发器芯片ADM3053来实现CAN接口电路,设计并实现了一个可以连接3个CAN通信子网的CAN网关,有效实现了系统的小型化、低功耗、低成本;采用双核处理技术来优化CAN网关的处理流程,由协处理器XGATE来处理各种中断,S12X主CPU则专注于协议处理和消息转发;实际应用表明,系统运行稳定可靠,与传统的采用单处理器实现的CAN网关相比,系统的数据吞吐能力和实时性得到了明显改善。 展开更多

关键词 CAN网关 S12X主cpu 协处理器XGATE 精简指令流 软中断 信号量

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