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一种CABAC解码引擎的芯片实现 被引量:2
1
作者 朱敏 刘雷波 +3 位作者 王星 殷崇勇 尹首一 魏少军 《电路与系统学报》 北大核心 2013年第2期6-11,共6页
CABAC(Context-based Adaptive Binary Arithmetic coding)是H.264中所采用的一种高效熵编码,压缩率高,但结构复杂,硬件实现难度大。本文在P.Zhang 2008年的工作[1]基础上提出一种单周期CABAC解码引擎的优化实现方法,通过查表替换、分... CABAC(Context-based Adaptive Binary Arithmetic coding)是H.264中所采用的一种高效熵编码,压缩率高,但结构复杂,硬件实现难度大。本文在P.Zhang 2008年的工作[1]基础上提出一种单周期CABAC解码引擎的优化实现方法,通过查表替换、分支预测、逻辑调整、反相器优化等关键路径优化方法和寄存器精简等面积优化方法进一步提高了解码性能。经过芯片验证,CABAC解码引擎性能提高到250Mbps,面积减少46%,峰值工作情形下功耗1.03mW,满足下一代视频编解码协议(QFHD)的需求。 展开更多
关键词 cabac H 264 单周期cabac解码引擎
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一种高效的H·264 CABAC解码器的VLSI结构 被引量:1
2
作者 石迎波 李云松 张建龙 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2006年第6期844-848,891,共6页
提出一种H.264/AVC中基于上下文的自适应二进制算术编码(CABAC)解码器的硬件设计方法,在采用并行结构的基础上,给出了一种高效的VLSI实现方案.采用两级有限状态机结构控制宏块解码过程,并通过对残差系数存储器的定时清零解决了数据存储... 提出一种H.264/AVC中基于上下文的自适应二进制算术编码(CABAC)解码器的硬件设计方法,在采用并行结构的基础上,给出了一种高效的VLSI实现方案.采用两级有限状态机结构控制宏块解码过程,并通过对残差系数存储器的定时清零解决了数据存储耗时的问题,大大降低了解码控制的复杂度,从而提高解码速度,达到每1至2个时钟解出1比特.仿真结果表明,该方案能满足H.264/AVCmain profile CIF 30fps实时解码的要求. 展开更多
关键词 H.264/AVC cabac解码器 大规模集成电路 有限状态机
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高清CABAC解码器的优化设计和实现 被引量:1
3
作者 陈杰 丁丹丹 虞露 《计算机工程》 CAS CSCD 2012年第23期273-276,共4页
针对基于上下文的自适应二进制算术编码(CABAC)解码过程中数据依赖性强、并行度低的问题,提出一种优化的硬件结构来实现H.264/AVC高级档次高清视频序列的实时解码。该结构基于二级存储结构,采用语法元素合并和预测技术,对解码判决过程... 针对基于上下文的自适应二进制算术编码(CABAC)解码过程中数据依赖性强、并行度低的问题,提出一种优化的硬件结构来实现H.264/AVC高级档次高清视频序列的实时解码。该结构基于二级存储结构,采用语法元素合并和预测技术,对解码判决过程进行优化并对反二值化模块的电路进行复用。测试结果表明,该系统在较小的面积下能达到较高的性能,在FPGA上可以满足高清视频序列的实时CABAC解码需求。 展开更多
关键词 H 264 AVC高级档次 视频编码 基于上下文的自适应二进制算术编码解码 二级存储结构
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基于H.264的CABAC解码算法改进研究 被引量:1
4
作者 刘剑武 宋娜 《莆田学院学报》 2013年第2期69-72,共4页
针对H.264 Main profile中采用的CABAC解码算法,分别从逆二进制化数据查表、常规解码器归一化过程查找表和子区间定位查找表三个方面进行改进,避免了之前表格查找及分支判断耗费大量的时间,并在一定程度上减少了存储空间的使用,降低了... 针对H.264 Main profile中采用的CABAC解码算法,分别从逆二进制化数据查表、常规解码器归一化过程查找表和子区间定位查找表三个方面进行改进,避免了之前表格查找及分支判断耗费大量的时间,并在一定程度上减少了存储空间的使用,降低了解码时间。经过测试,改进后的算法在速度上提高了45%左右,有一定的实用价值。 展开更多
关键词 H 264 cabac 快速解码
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基于熵编码CABAC的信源信道联合解码器
5
作者 王粤 解蓉 《上海交通大学学报》 EI CAS CSCD 北大核心 2013年第7期1143-1148,共6页
H.264的熵编码都采用基于上下文自适应二进制算术编码(CABAC),能达到较高的压缩性能,但对信道误码非常敏感.文中提出了一种基于CABAC的算数码变长码联合解码算法,联合信源信道算数码解码之后的信息作为变长码的输入信息,再通过变长码格... H.264的熵编码都采用基于上下文自适应二进制算术编码(CABAC),能达到较高的压缩性能,但对信道误码非常敏感.文中提出了一种基于CABAC的算数码变长码联合解码算法,联合信源信道算数码解码之后的信息作为变长码的输入信息,再通过变长码格状图搜索获得最佳的符号序列.同时,在算数码解码部分可以利用变长码的码字结构信息来删除无效搜索路径,提高解码性能.仿真实验表明,该联合迭代解码算法明显优于传统的分离解码器. 展开更多
关键词 联合信源信道解码 上下文自适应二进制算术编码 变长码 高斯白噪声信道
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CABAC中等概率符号的并行解码算法
6
作者 陈海燕 《电视技术》 北大核心 2012年第5期18-19,48,共3页
在CABAC中,较大的MV和Level首先二进制化为指数—哥伦布码,然后由算术编码引擎作为等概率符号逐位编码。指数-哥伦布码由前导1部分和定长编码部分组成。针对前导1部分和定长编码部分分别提出一种多二进制位并行解码算法。实验结果表明... 在CABAC中,较大的MV和Level首先二进制化为指数—哥伦布码,然后由算术编码引擎作为等概率符号逐位编码。指数-哥伦布码由前导1部分和定长编码部分组成。针对前导1部分和定长编码部分分别提出一种多二进制位并行解码算法。实验结果表明该算法相比逐位解码可以提供多达2.5倍的加速。 展开更多
关键词 cabac 等概率符号 并行解码 指数-哥伦布码
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全高清CABAC解码器的设计与实现 被引量:3
7
作者 盛怀亮 林涛 《计算机工程》 CAS CSCD 北大核心 2008年第19期236-238,241,共4页
提出一种针对H.264标准的CABAC解码器的硬件加速器的设计方案。通过采用高效的状态机和良好的SRAM组织结构,使平均解码速率达每周期1bit,可以解码基于高档次的H.264码流,实现对高清码流(1920×1088)的实时解码,在中芯国际0.18μm工... 提出一种针对H.264标准的CABAC解码器的硬件加速器的设计方案。通过采用高效的状态机和良好的SRAM组织结构,使平均解码速率达每周期1bit,可以解码基于高档次的H.264码流,实现对高清码流(1920×1088)的实时解码,在中芯国际0.18μm工艺标准单元库的基础上进行综合,面积占47444门,工作时钟频率达196MHz。 展开更多
关键词 H.264标准 cabac解码器 高档次 硬件加速器
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一种HEVC全系统低冗余CABAC解码器
8
作者 林子明 梁利平 《湖南大学学报(自然科学版)》 EI CAS CSCD 北大核心 2019年第2期75-80,共6页
为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方... 为解决最新一代视频压缩标准HEVC(High Efficiency Video Coding)中熵解码部分存在的语法元素串行依赖性问题,本文提出一种低时钟数冗余的CABAC(Context-BasedAdaptive Arithmetic Coding)硬件解码器实现方案.核心采用动态码表预处理方式和并行处理电路设计,提高了时钟利用效率,满足HEVC Level4.1 Main Tier的全部要求,可以以40 MHz的时钟完成1080HD@60fps的视频实时解码. 展开更多
关键词 HEVC cabac 解码器 熵解码 低冗余
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一种针对H.265的高性能CABAC解码方案研究
9
作者 罗瑜 张珍珍 《信息技术》 2019年第6期9-12,共4页
H.265视频编解码标准在2013年被提出,该标准有着较高的压缩效率。为了提高解码性能,文中基于ASIC首先从关键路径入手,优化单bin解析过程中的各个步骤,然后提出一种双bin同时解析的优化方案。通过仿真,本方案在芯片上的解码性能为240Mbps... H.265视频编解码标准在2013年被提出,该标准有着较高的压缩效率。为了提高解码性能,文中基于ASIC首先从关键路径入手,优化单bin解析过程中的各个步骤,然后提出一种双bin同时解析的优化方案。通过仿真,本方案在芯片上的解码性能为240Mbps,达到业界一流水平,有较高的工程应用价值。 展开更多
关键词 H.265 cabac 解码 上下文
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基于HEVC的CABAC硬件解码器设计
10
作者 韩学森 张德学 +3 位作者 王超 张存生 冀贞贤 杜飞飞 《微型机与应用》 2017年第23期35-36,40,共3页
首先分析了高效视频编码(High Efficiency Video Coding,HEVC)编码标准,对HEVC的新特性进行总结,并给出HEVC解码器整体架构。其次提出基于熵解码部分优化的硬件解码器架构,并进行仿真验证。最终通过与HM12.0软件评测结果的对比,证明所... 首先分析了高效视频编码(High Efficiency Video Coding,HEVC)编码标准,对HEVC的新特性进行总结,并给出HEVC解码器整体架构。其次提出基于熵解码部分优化的硬件解码器架构,并进行仿真验证。最终通过与HM12.0软件评测结果的对比,证明所设计的上下文自适应二进制算数编码(Context Adaptive Binary Arithmatic Coding,CABAC)硬件解码器性能能够满足解码要求。 展开更多
关键词 HEVC HM12.0 cabac 硬件解码器
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High throughput VLSI architecture for H.264/AVC context-based adaptive binary arithmetic coding(CABAC) decoding 被引量:1
11
作者 Kai HUANG De MA +2 位作者 Rong-jie YAN Hai-tong GE Xiao-lang YAN 《Journal of Zhejiang University-Science C(Computers and Electronics)》 SCIE EI 2013年第6期449-463,共15页
Context-based adaptive binary arithmetic coding(CABAC) is the major entropy-coding algorithm employed in H.264/AVC.In this paper,we present a new VLSI architecture design for an H.264/AVC CABAC decoder,which optimizes... Context-based adaptive binary arithmetic coding(CABAC) is the major entropy-coding algorithm employed in H.264/AVC.In this paper,we present a new VLSI architecture design for an H.264/AVC CABAC decoder,which optimizes both decode decision and decode bypass engines for high throughput,and improves context model allocation for efficient external memory access.Based on the fact that the most possible symbol(MPS) branch is much simpler than the least possible symbol(LPS) branch,a newly organized decode decision engine consisting of two serially concatenated MPS branches and one LPS branch is proposed to achieve better parallelism at lower timing path cost.A look-ahead context index(ctxIdx) calculation mechanism is designed to provide the context model for the second MPS branch.A head-zero detector is proposed to improve the performance of the decode bypass engine according to UEGk encoding features.In addition,to lower the frequency of memory access,we reorganize the context models in external memory and use three circular buffers to cache the context models,neighboring information,and bit stream,respectively.A pre-fetching mechanism with a prediction scheme is adopted to load the corresponding content to a circular buffer to hide external memory latency.Experimental results show that our design can operate at 250 MHz with a 20.71k gate count in SMIC18 silicon technology,and that it achieves an average data decoding rate of 1.5 bins/cycle. 展开更多
关键词 H.264/AVC Context-based adaptive binary arithmetic coding(cabac) decoder VLSI
原文传递
H.264/AVC自适应算术解码器结构设计
12
作者 王明明 叶甜春 +1 位作者 马成炎 徐建华 《微电子学与计算机》 CSCD 北大核心 2008年第7期180-183,共4页
限制基于上下文的二进制算术解码(CABAD)速度的几个主要环节入手,提出了优化的上下文存储模式,改进的重归一化单元,并使用流水线提高解码速度.在Synopsys公司的CoCentric System Studio平台进行了二进制算术解码器体系结构设计,仿真结... 限制基于上下文的二进制算术解码(CABAD)速度的几个主要环节入手,提出了优化的上下文存储模式,改进的重归一化单元,并使用流水线提高解码速度.在Synopsys公司的CoCentric System Studio平台进行了二进制算术解码器体系结构设计,仿真结果表明,本结构能够满足主要档次(main profile)CIF 30fps的实时解码的要求. 展开更多
关键词 自适应二进制算术编码 自适应变长编码 常规解码 上下文模型
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