为解决Byte-Focal结构存在的计算复杂度较高及"伪队头阻塞"等问题,提出一种基于隐式Flow Splitter的负载均衡交换结构(load balanced switch based on implicit flow splitter,LB-IFS).LB-IFS在输入端引入双缓冲模式和两步调...为解决Byte-Focal结构存在的计算复杂度较高及"伪队头阻塞"等问题,提出一种基于隐式Flow Splitter的负载均衡交换结构(load balanced switch based on implicit flow splitter,LB-IFS).LB-IFS在输入端引入双缓冲模式和两步调度策略,较好地解决了"伪队头阻塞"问题且能使信元以不失序的状态离开第1级crossbar,同时输入端设置隐式Flow Splitter为每个信元分配一个理论转发路径;输出端利用VIQ(virtual input queuing)结构的重排序缓存,结合理论转发路径,方便地实现信元的有序转发.理论分析和仿真都表明:LB-IFS能保证全流程计算复杂度均为O(1)且其时延性能优于Byte-Focal.展开更多
本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描...本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。展开更多
文摘基于反馈的两级交换结构FTSA(Feedback-based Two-stage Switch Architecture)在仿真中表现出极其优异的时延性能,但该结构对调度算法的时间限制使其理论性能无法实现。针对这一问题,该文基于2-错列对称的crossbar连接模式提出一种改进的反馈制两级交换结构FTSA-2-SS(FTSA using the 2-Staggered Symmetryconnection pattern),应用该连接模式可使信元传输与调度算法并行工作,从而将算法的时域空间拓展到一个时槽。此外,该文还利用双信元缓冲模式和RB(Re-sequencing Buffer)来解决由此而带来的信元冲突和失序问题。理论分析表明FTSA-2-SS和FTSA具有相同的稳定性,仿真结果显示FTSA-2-SS的时延性能优于其他非反馈负载均衡结构。
文摘本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。
