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一种多精度可重构张量计算单元的设计
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作者 胡湘宏 梁克龙 +4 位作者 尹飞跃 冯兆樟 林元妙 蔡述庭 熊晓明 《集成电路与嵌入式系统》 2026年第3期81-89,共9页
随着人工智能与深度学习应用的快速发展,张量计算对高能效、多精度计算硬件加速器提出了迫切需求。传统通用处理器在处理大规模矩阵乘法运算时存在能效瓶颈,而现有专用加速器往往难以灵活支持多种数据精度与混合计算模式。文中基于可重... 随着人工智能与深度学习应用的快速发展,张量计算对高能效、多精度计算硬件加速器提出了迫切需求。传统通用处理器在处理大规模矩阵乘法运算时存在能效瓶颈,而现有专用加速器往往难以灵活支持多种数据精度与混合计算模式。文中基于可重构架构设计了一款支持多精度与混合精度的张量处理单元,支持INT4、INT8、FP16、BF16、FP32五种数据精度及FP16+FP32、BF16+FP32两种混合精度模式,可高效完成3种不同维度(m16n16k16、m32n8k16、m8n32k16)的矩阵乘加运算。通过可重构计算阵列、动态数据流控制、多模式缓存设计及统一的浮点处理单元,实现了硬件复用率与计算效率的显著提升。在VCU118 FPGA平台上综合频率达251.13 MHz,算力最高达257.16 GOPS/GFLOPS(INT4/INT8/FP16/BF16)和64.29 GFLOPS(FP32)。该设计可广泛应用于深度学习推理、自动驾驶、医疗影像等对计算能效和灵活性要求较高的场景。 展开更多
关键词 张量处理单元 多精度计算 可重构架构 矩阵乘法 硬件复用
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VeriOptima:基于两阶多智能体的电路设计与优化AI框架
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作者 秦海岩 冯家豪 +2 位作者 谢智威 李晶晶 康旺 《集成电路与嵌入式系统》 2026年第2期1-13,共13页
针对大型语言模型(LLM)在自动化硬件设计中存在的功能正确性与优化效率不足的问题,提出VeriOptima,一个从自然语言生成高效门级网表的两阶段框架。其第一阶段ReasoningV为高保真Verilog生成模型,在VerilogEval Human基准上取得57.8%的pa... 针对大型语言模型(LLM)在自动化硬件设计中存在的功能正确性与优化效率不足的问题,提出VeriOptima,一个从自然语言生成高效门级网表的两阶段框架。其第一阶段ReasoningV为高保真Verilog生成模型,在VerilogEval Human基准上取得57.8%的pass@1准确率,媲美业界顶尖模型。第二阶段CircuitMind作为多智能体优化框架,能将生成的代码优化至人类专家水平。在真实设计竞赛衍生的门级基准TC Bench上进行了严格评估,以ReasoningV输出为起点,经CircuitMind优化后,55.6%的实现达到或超越了顶级人类专家的设计效率,且其PPA指标显著优于基于其他LLM的流程。研究首次提供了克服电路生成与优化挑战的端到端解决方案,为实现高质量全自动电路设计奠定了基础,相关代码已开源。 展开更多
关键词 大型语言模型 电子设计自动化 Verilog生成 布尔优化 门级网表
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基于耦合峰化电感的低噪声高速串行接口接收机
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作者 宋雨霏 黄庆杰 田源 《集成电路与嵌入式系统》 2026年第3期54-63,共10页
基于TSMC 65 nm CMOS工艺设计了一款适用于100 Gb/s PAM 4信号的接收机AFE。采用CTLE+VGA+TIA结构,CTLE负责补偿信道损耗,VGA+TIA实现增益控制。CTLE部分结合共源共栅结构、负电容补偿及可调低通滤波技术,在奈奎斯特频率(25 GHz)处实现... 基于TSMC 65 nm CMOS工艺设计了一款适用于100 Gb/s PAM 4信号的接收机AFE。采用CTLE+VGA+TIA结构,CTLE负责补偿信道损耗,VGA+TIA实现增益控制。CTLE部分结合共源共栅结构、负电容补偿及可调低通滤波技术,在奈奎斯特频率(25 GHz)处实现了2.7~18 dB的补偿范围。VGA与基于反相器的跨阻放大器(TIA)级联,通过4位DAC实现增益以1 dB步进在-3~12 dB范围内精确可调。连续时间线性均衡器(CTLE)及可变增益放大器(VGA)模块输出部分创新性地采用反向耦合电感峰化技术,以拓展带宽、提升增益并优化噪声。同时,TIA采用峰化电感带宽拓展及低阻抗路径噪声优化技术,进一步将系统1 dB带宽拓展至42.8 GHz,同时优化了噪声。此外,提出基于g m boosting的级间磁反馈技术,在VGA+TIA级间形成三耦合电感结构,有效提升了整体增益。版图核心面积为0.175 mm^(2),后仿真结果表明,在补偿5/10/15 dB@25 GHz信道损耗时,整体功耗低于18.7 mW,均方根噪声不超过1.08 mVrms,且能成功开启原本闭合的眼图,各项指标均达到或优于设计目标。 展开更多
关键词 高速SerDes 模拟前端 耦合峰化电感 连续时间线性均衡器 可变增益放大器 跨阻放大器 PAM 4 CMOS
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基于异构协同计算的智能垃圾分类系统设计
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作者 王智鹏 李文斌 李国勇 《集成电路与嵌入式系统》 2026年第3期72-80,共9页
全球“垃圾围城”问题加剧,智能垃圾分类成为研究热点,但嵌入式平台普遍面临“算力有限实时性高识别精度优”的权衡困境。在传统方案中,云端架构依赖数据传输导致延迟高,纯嵌入式架构算力不足,云边协同架构仍存在交互延迟,均难以满足实... 全球“垃圾围城”问题加剧,智能垃圾分类成为研究热点,但嵌入式平台普遍面临“算力有限实时性高识别精度优”的权衡困境。在传统方案中,云端架构依赖数据传输导致延迟高,纯嵌入式架构算力不足,云边协同架构仍存在交互延迟,均难以满足实际需求。文中提出基于FPGA STM32的异构协同计算架构,FPGA承担图像预处理与卷积并行计算,STM32负责全连接层运算与分类决策;同时优化轻量化卷积神经网络,经“单卷积层+三层全连接层”结构裁剪,引入INT16量化与钳位机制平衡精度与硬件适配性。实验结果表明,系统对10类生活垃圾的识别准确率达83.33%,较MATLAB平台推理加速15.675倍,处理延时仅40.004 ms,FPGA核心资源占用率低,可高效部署于社区、家庭等嵌入式垃圾分类场景。 展开更多
关键词 异构协同计算 轻量化CNN FPGA STM32架构 神经网络部署 智能垃圾分类系统 推理加速
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基于DCAP协同优化模型的USB2.0数据链路层设计
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作者 吴宇涵 王诗源 +1 位作者 陈小文 邢世远 《集成电路与嵌入式系统》 2026年第2期53-62,共10页
前端RTL设计是决定芯片性能、功耗与面积的关键环节。传统设计方法往往聚焦于功能实现,缺乏对PPA指标的系统性优化。为此,提出一种面向多维度指标的RTL优化方法———DCAP协同优化模型。该模型构建了包含数据流(D)、计算单元(C)、面积管... 前端RTL设计是决定芯片性能、功耗与面积的关键环节。传统设计方法往往聚焦于功能实现,缺乏对PPA指标的系统性优化。为此,提出一种面向多维度指标的RTL优化方法———DCAP协同优化模型。该模型构建了包含数据流(D)、计算单元(C)、面积管理(A)和功耗管理(P)4个维度的优化框架。以USB2.0数据链路层为实证案例,通过耦合式握手机制提升数据吞吐率,采用实时迭代CRC架构优化计算效率,通过资源管理控制面积开销,通过优化时钟门控覆盖率降低功耗。基于TSMC 65 nm工艺的后端实现结果表明,该设计在高速模式下吞吐率达到52.3 MB/s(协议效率为87%),功耗为0.156 mW,面积为3333.6μm2,较优化前功耗降低39%,面积减小23%。综上,所提出的DCAP模型为数字电路设计的PPA优化问题在RTL级提供了可复用的方法论指导。 展开更多
关键词 DCAP模型 PPA优化 RTL设计 数据流优化 USB2.0
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基于QEMU仿真的MPC750处理器MMU技术研究
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作者 王佳明 华榕 王宁 《集成电路与嵌入式系统》 2026年第1期26-30,共5页
针对基于QEMU5.1.0的MPC750处理器硬件模拟器在运行ARINC653分区操作系统及应用程序时,无法正确执行分区应用程序的问题,开展了异常原因分析、相关技术研究以及问题代码排查工作。基于QEMU提供的PPC模拟器源码、MPC750处理器说明文档以... 针对基于QEMU5.1.0的MPC750处理器硬件模拟器在运行ARINC653分区操作系统及应用程序时,无法正确执行分区应用程序的问题,开展了异常原因分析、相关技术研究以及问题代码排查工作。基于QEMU提供的PPC模拟器源码、MPC750处理器说明文档以及ARINC653操作系统相关代码的研究,通过对操作系统异常打印信息分析、模拟器内存状态修改观察、MMU相关状态寄存器值设置试验等步骤,进行了QEMU代码问题定位,实现了在MPC750处理器模拟硬件以及ARINC653操作系统环境下分区应用程序的正常启动运行。 展开更多
关键词 QEMU 指令翻译 MPC750处理器 ARINC653分区操作系统 MMU
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基于国产FPGA与类ASIC架构的图像识别系统
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作者 陈冠夫 兰小磊 +3 位作者 陈镇城 张艺豪 陈林亮 李赛 《集成电路与嵌入式系统》 2026年第2期43-52,共10页
为实现实时图像识别的端侧部署,设计并实现了一种基于国产FPGA与自主设计类ASIC架构的嵌入式系统。软件层面,提出了一种轻量级神经网络NexusEdgeNet,以仅0.184 MB参数量,对39类农田病害图像的识别准确率达到94.22%。硬件层面,创新性地... 为实现实时图像识别的端侧部署,设计并实现了一种基于国产FPGA与自主设计类ASIC架构的嵌入式系统。软件层面,提出了一种轻量级神经网络NexusEdgeNet,以仅0.184 MB参数量,对39类农田病害图像的识别准确率达到94.22%。硬件层面,创新性地设计了一款完全采用Verilog HDL描述的类ASIC加速器,采用分布式存储,不依赖外存储器,支持任意形状卷积、池化及全连接等算子。通过近存并行计算、流水线、滑动卷积窗口及双缓冲存储等优化策略,该神经网络加速器在中科亿海微EP6HL130 FPGA上实现了399 f/s的高推理帧率,大幅降低了逻辑资源使用量,计算资源利用率高达85%。系统集成图像采集、处理与显示链路,支持视频流的实时处理与识别,在保持高精度的同时,具备优异的实时性与资源效率,为国产FPGA在边缘计算中的低成本应用提供了有价值的实践方案。 展开更多
关键词 FPGA 神经网络处理器 硬件加速 边缘计算 图像识别
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基于模型集成的外塘养殖水质评估及预测系统设计
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作者 王逸之 马丰原 +6 位作者 丁思盈 汤盱衡 刘嘉城 季颂捷 陈林 陈维娜 肖茂华 《集成电路与嵌入式系统》 2026年第2期100-113,共14页
针对外塘养殖的复杂环境下采集到的水质参数无法解释的缺失、参数间时滞强耦合关系导致水质评估及水质预测精度不高进而引起养殖水产大量死亡的问题,设计了一款基于ESP32、OneNet物联网和MATLAB应用程序的水质监测设备,该设备能够实时... 针对外塘养殖的复杂环境下采集到的水质参数无法解释的缺失、参数间时滞强耦合关系导致水质评估及水质预测精度不高进而引起养殖水产大量死亡的问题,设计了一款基于ESP32、OneNet物联网和MATLAB应用程序的水质监测设备,该设备能够实时采集塘中氨氮、溶解氧、pH值、水温和水深参数并上传到云平台。在此基础上,基于VMD-LSTM-XGBoost的参数分解重构并采用麻雀搜索算法(SSA)进行优化,实现参数间的时序信息挖掘及缺失数据补足;设计基于AHP-CV-正态云组合的水质评估方法,结合主观权重及客观权重方法实现权重的全局优化,最终通过构建集成学习模型的水质预测方法进一步提升预测精度。基于所采集的数据,本研究将4组参数的分解优化为34组时序数据并完成缺失参数补足,经实验验证,所提出的AHP-CV-正态云水质评估方法分类准确率大于98%,具有较好可行性;所设计的VMD-LSTM-XGBoost组合模型在验证集上测试效果达到了96.209%,具有较好的预测精度,为外塘养殖复杂环境下水质参数监测、数据补足、水质评估及水质预测提供了有效的参考途径,能够为投喂策略提供理论支撑。 展开更多
关键词 外塘养殖 水质数据采集 环境参数监测评估 模型集成 环境参数预测
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基于JIT精益生产的半导体设备调度系统设计
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作者 刘伽利 许佳 +3 位作者 张晔 李智炜 于红旗 刘海军 《集成电路与嵌入式系统》 2026年第3期7-19,共13页
半导体设备是芯片制造的核心单元,承担光刻、刻蚀、薄膜沉积等关键工艺,其调度效率直接影响晶圆产能与工厂效益,设计出一个高效稳定的调度系统是保证最优产能的前提。然而,一方面,高精度、多环节的晶圆加工步骤使设备调度系统设计难度提... 半导体设备是芯片制造的核心单元,承担光刻、刻蚀、薄膜沉积等关键工艺,其调度效率直接影响晶圆产能与工厂效益,设计出一个高效稳定的调度系统是保证最优产能的前提。然而,一方面,高精度、多环节的晶圆加工步骤使设备调度系统设计难度提升;另一方面,设备内对晶圆的调度效率会影响产能,导致对系统计算效率的要求较高。传统的调度设计方法往往基于遗传算法在解空间上搜索最优解,难以满足系统的实时性需求。文中设计通过对双集束型晶圆加工半导体设备中的出片限制、模块使用限制、禁止超片、阀门互斥限制、Just in Time共5个调度限制进行系统性分析,创新性地将加工仓任务池、机械臂任务池的任务调度问题抽象为混合整数规划(MIP)模型,并且基于数学规划求解器Gurobi进行快速求解,相较于传统算法求解速度提升了一个数量级。 展开更多
关键词 多晶圆类型 共享加工腔 驻留约束 集束型设备群
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基于国产FPGA的远程实验系统设计与实现
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作者 贺钰华 王雪莹 +1 位作者 许可 刘思佳 《集成电路与嵌入式系统》 2026年第3期34-41,共8页
针对FPGA相关实验教学受场地和师生时间制约、传统的现场离线板卡实验难以统计师生教与学的过程数据等问题,基于紫光同创FPGA平台设计并实现了一套面向数字电路教学的远程实验系统。该系统融合软硬件协同设计理念,不仅实现了模拟JTAG进... 针对FPGA相关实验教学受场地和师生时间制约、传统的现场离线板卡实验难以统计师生教与学的过程数据等问题,基于紫光同创FPGA平台设计并实现了一套面向数字电路教学的远程实验系统。该系统融合软硬件协同设计理念,不仅实现了模拟JTAG进行远程下载与升级、代码固化、波形采集与信号发生等功能,还完成了双通道信号发生器和频谱仪的功能拓展。通过集成远程摄像头与数字孪生界面,系统可通过以太网实时回传实验现象,支持用户远程交互与实验状态监控,构建了一个沉浸式、可扩展的远程实验环境。 展开更多
关键词 国产FPGA 紫光同创PGL50H FPGA远程下载 数字化教学 远程信号发生器 远程示波器
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基于Gm-TIA架构的100 Gb/s SerDes接收前端设计
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作者 刘书涛 邵磊 《集成电路与嵌入式系统》 2026年第2期63-70,共8页
设计了一种用于高速SerDes接收机的模拟前端电路,针对不同信道损耗,采用Gm-TIA架构实现了连续可调的连续时间线性均衡器(CTLE)和可变增益放大器(VGA)。CTLE在奈奎斯特频率处提供2.2~12.5 dB可调峰值增益,VGA增益范围为-8~3.5 dB,可灵活... 设计了一种用于高速SerDes接收机的模拟前端电路,针对不同信道损耗,采用Gm-TIA架构实现了连续可调的连续时间线性均衡器(CTLE)和可变增益放大器(VGA)。CTLE在奈奎斯特频率处提供2.2~12.5 dB可调峰值增益,VGA增益范围为-8~3.5 dB,可灵活适配多种信道特性。电路通过互补跨导结构实现电流复用,提升跨导与能效;利用T型电感与ESD、PAD等寄生参数协同设计,实现宽带阻抗匹配;采用电感峰化与可调MOS电阻以拓展带宽、实现增益连续调节。基于65 nm CMOS工艺完成设计,后仿真结果表明,该前端在25 GHz奈奎斯特频率处可实现1.1~11.5 dB峰值增益,支持100 Gb/s PAM4信号传输,在1.2 V电源电压下功耗为12.83 mW。 展开更多
关键词 高速串行器解串器 连续时间线性均衡器 可变增益放大器 Gm-TIA CMOS
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配电线路防外破警示监测装置的设计
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作者 陈方华 叶成彬 《微型电脑应用》 2026年第1期154-157,共4页
针对配电线路遭遇外力破坏而造成人员触电、设备故障等问题,设计一种配电线路防外破警示监测装置。所设计的装置由警示灯终端和接收器组成,具备面阵激光测距、光照强度检测、警示灯、警示语音、2.4G和4G无线通信、物联网监控平台等功能... 针对配电线路遭遇外力破坏而造成人员触电、设备故障等问题,设计一种配电线路防外破警示监测装置。所设计的装置由警示灯终端和接收器组成,具备面阵激光测距、光照强度检测、警示灯、警示语音、2.4G和4G无线通信、物联网监控平台等功能。警示灯终端能根据用户设定的光照强度、测距阈值、回传数据时间长度等参数进行工作,接收器可接收多个警示灯终端的设备编号、光照强度、警报次数、种类等相关数据,并通过4G无线通信模组将数据上传至物联网平台。实验测试表明,所设计的装置的低功耗能够满足用户的基本需求,也能保证数据传输的安全性,确保配电线路的安全稳定运行。 展开更多
关键词 配电线路 物联网 监控平台 警示监测装置
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IGBT模块磁场辐射分布特性仿真与实验研究
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作者 杨凯毅 杜正威 吴瑞 《集成电路与嵌入式系统》 2026年第3期1-6,共6页
针对绝缘栅双极型晶体管(IGBT)功率模块在高速开关过程中产生的近场磁辐射干扰问题,采用仿真与实验相结合的方法对模块内部的空间磁场分布规律进行了系统性研究。首先,基于磁矢量势(MVP)理论,利用自主开发的有限元求解器对GCV900系列IGB... 针对绝缘栅双极型晶体管(IGBT)功率模块在高速开关过程中产生的近场磁辐射干扰问题,采用仿真与实验相结合的方法对模块内部的空间磁场分布规律进行了系统性研究。首先,基于磁矢量势(MVP)理论,利用自主开发的有限元求解器对GCV900系列IGBT模块进行三维电磁场建模与仿真,分析了不同频率下模块内部的磁场分布特性。随后,搭建了三相无功测试平台,通过高精度近场磁探头对模块上不同位置的IGBT芯片表面的磁场进行了实验测量。仿真与实验结果均表明,近场磁辐射强度在模块内部呈不均匀分布,靠近直流输入端、处于主换流路径核心位置的IGBT芯片区域承受的磁场辐射最强,而靠近交流输出端的芯片区域所受影响最小。研究揭示了IGBT模块内部磁场辐射的分布规律,为功率模块的电磁兼容优化设计及近场耦合干扰抑制提供了理论依据和数据支持。 展开更多
关键词 IGBT 磁场辐射 电磁干扰 磁矢量势
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一种端云协同的智慧路灯监控系统
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作者 宋丽 《软件》 2025年第7期1-3,共3页
为解决传统路灯系统在能耗管理、远程监控和统一调度上的不足,本文引入端云协同架构设计了基于物联网的智慧路灯监控系统。设备端运行轻量级应用,负责数据采集与预处理,并通过NB-IoT网络上传数据至云端;云端则利用其计算和存储能力进行... 为解决传统路灯系统在能耗管理、远程监控和统一调度上的不足,本文引入端云协同架构设计了基于物联网的智慧路灯监控系统。设备端运行轻量级应用,负责数据采集与预处理,并通过NB-IoT网络上传数据至云端;云端则利用其计算和存储能力进行数据分析,优化控制策略,实现节能减排。系统硬件包括ESP32主控芯片、电能采集板和NB-IoT通信模组等。软件采用分层架构,降低了模块之间的耦合度,提高了代码可移植性。测试结果显示,系统运行稳定,数据采集精准,为远程监控和智能管理提供了数据支持。消息推送性能测试表明,系统在高负载和大规模设备连接下运行稳定,丢包率低。 展开更多
关键词 智慧路灯 物联网平台 MQTT NB-IoT 端云协同
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面向硬件缓存结构的数据布局优化研究综述
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作者 张轶 张禹苓 杨学聪 《集成电路与嵌入式系统》 2025年第12期40-51,共12页
内存访问延迟仍然是现代处理器上大量应用的主要瓶颈。为了优化内存访问性能,利用程序在内存访问中的局部性非常重要。数据布局优化技术通过在数据结构上的合并、拆分、重组等操作可以显著改善内存访问的局部性。首先概述了布局优化技... 内存访问延迟仍然是现代处理器上大量应用的主要瓶颈。为了优化内存访问性能,利用程序在内存访问中的局部性非常重要。数据布局优化技术通过在数据结构上的合并、拆分、重组等操作可以显著改善内存访问的局部性。首先概述了布局优化技术所涉及的存储架构及数据组织的技术背景;之后介绍了数据编排技术所要解决的关键问题,编排技术所采用的核心思想及其实现所依赖的主要技术。由于各类数据在存储及访问方式上存在较大差异,根据数据类型的不同,重点对相关研究工作进行了系统性的归纳与总结,比较了不同工作的优势与不足,并分析了未来值得探索的研究方向。 展开更多
关键词 缓存 程序局部性 数据布局 数据编排
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生物阻抗检测芯片设计综述 被引量:2
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作者 马思远 刘旭 +3 位作者 焦御坤 马何平 万培元 陈志杰 《集成电路与嵌入式系统》 2025年第2期64-74,共11页
综述了生物阻抗检测芯片的设计与优化,重点分析了双电极与四电极的适用场景及其在测量精度和便携性上的取舍。此外,针对不同检测需求,详细探讨了ADC法、DAC法、逐次逼近法、半正弦DAC法及基线消除技术的实现原理与特点。研究结果表明,... 综述了生物阻抗检测芯片的设计与优化,重点分析了双电极与四电极的适用场景及其在测量精度和便携性上的取舍。此外,针对不同检测需求,详细探讨了ADC法、DAC法、逐次逼近法、半正弦DAC法及基线消除技术的实现原理与特点。研究结果表明,双电极结合高效DAC方法在便携设备中具有显著优势,而四电极配置则适用于高精度阻抗测量场景。本文为生物阻抗检测芯片的设计提供了理论支持,并展望了其在可穿戴医疗设备和动态监测领域的应用前景。 展开更多
关键词 生物阻抗检测 阻抗检测原理 ADC DAC
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应用于TDC的多级高精度DLL的设计
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作者 许嘉珩 卢宏斌 +2 位作者 汪家奇 常玉春 申人升 《集成电路与嵌入式系统》 2025年第7期15-21,共7页
高精度TDC需要低抖动、低延迟的多相时钟保证其正常工作,因此采用了多种关键技术对DLL系统的结构、电荷泵、压控延迟线、锁定检测电路等核心模块进行优化设计。亚门级延迟线技术使得DLL系统能够产生仅1.25 ps延迟的多相时钟信号;三级结... 高精度TDC需要低抖动、低延迟的多相时钟保证其正常工作,因此采用了多种关键技术对DLL系统的结构、电荷泵、压控延迟线、锁定检测电路等核心模块进行优化设计。亚门级延迟线技术使得DLL系统能够产生仅1.25 ps延迟的多相时钟信号;三级结构设计使得DLL系统摆脱了对高精度、高频参考时钟信号的依赖,使用100 MHz的参考时钟信号即可正常工作;电流转向、双钳位等技术的应用能够有效抑制电荷共享、沟道长度调制等非理想效应的影响,提高静态相位误差和峰峰值抖动性能。基于TSMC 65 nm的工艺,完成了电路的设计、仿真和流片验证。仿真结果表明:DLL系统能够实现设定的功能。后仿真结果为:静态相位误差约为13.1 ps,峰峰值抖动性能约为1.01 ps,系统功耗为82.5 mW。最终,测试结果表明:该系统频率范围约为50~320 MHz,锁定时间约为117.5μs。 展开更多
关键词 延迟锁相环 压控延迟线 电荷泵 TDC
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面向智能感知的全模拟存内计算架构设计
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作者 王茼 任二祥 +3 位作者 李汉文 骆丽 魏琦 乔飞 《集成电路与嵌入式系统》 2025年第11期38-46,共9页
在资源受限的近传感智能感知系统中,深度神经网络(DNN)的部署面临着能效和面积方面的严峻挑战。存内计算架构(CIM)通过存储阵列内的并行化乘累加(MAC)原位计算,规避冯·诺依曼架构的数据搬运开销,能量效率和面积效率得到显著提升。... 在资源受限的近传感智能感知系统中,深度神经网络(DNN)的部署面临着能效和面积方面的严峻挑战。存内计算架构(CIM)通过存储阵列内的并行化乘累加(MAC)原位计算,规避冯·诺依曼架构的数据搬运开销,能量效率和面积效率得到显著提升。但随着MAC计算位宽和规模的增加,高精度的数/模转换(DAC)和模/数转换(ADC)以及长距离的数据路由将导致不可接受的能量和延迟开销,限制了存内计算的能量效率。针对上述情况,提出一种高能效全模拟存内计算架构。设计采用分组复用计算电容方案,在无需DAC的情况下实现多比特激活值的并行输入,并利用C-2C电容阶梯对有符号多比特权值进行比例加权,从而在模拟域内完成多比特MAC运算。每个多比特MAC结果仅需单次A/D转换即可完成量化,显著降低了数据转换的延迟与功耗代价。该架构采用台积电22 nm工艺实现,功耗为0.128 mW,面积为0.06 mm^(2),测得的吞吐率为76.8 GOPS,实现了600 TOPS/W的能量效率和1.28 TOPS/mm^(2)的面积效率。 展开更多
关键词 智能感知 深度神经网络 多比特乘累加 存内计算 数/模转换 模/数转换 全模拟
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一种基于FPGA资源的并行计算系统设计及实现
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作者 刘红伟 周宇 +3 位作者 李茂娇 潘灵 贾明权 张昊 《电子技术应用》 2025年第12期8-13,共6页
针对目前通用的CPU和现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)结合的异构资源架构功能开发效率缓慢的问题,结合Linux操作系统内核,沿用现有的软硬件线程并行计算思想,创新性地提出了一种代理线程管理方法,使得硬件线... 针对目前通用的CPU和现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)结合的异构资源架构功能开发效率缓慢的问题,结合Linux操作系统内核,沿用现有的软硬件线程并行计算思想,创新性地提出了一种代理线程管理方法,使得硬件线程可以和软件线程进行统一的管理,实现了一种FPGA资源可灵活重构使用的并行计算系统架构。该系统架构能够实现功能线程的资源隔离、接口隔离,实现多个功能线程同时开发。通过采用Strassen算法矩阵乘法和冒泡排序两个功能的硬件线程重构设计对该并行系统思想进行了系统性和可行性验证。结果表明,该系统能够实现不同功能线程的脱耦开发,多个并行算法在动态区高效部署,只需编译该动态区,不会重新编译其他动态区和静态区,极大提高了系统软件功能集成及实现效率的提升。 展开更多
关键词 异构资源架构 代理线程 灵活重构 并行计算 资源隔离
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基于ZigBee和树莓派的传感数据采集系统设计 被引量:2
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作者 夏心 施炯 +1 位作者 魏祥涛 张孙琦 《物联网技术》 2025年第13期19-23,共5页
针对树莓派硬件外设接口数量有限,以及利用有线方式传输传感器数据存在的成本高和安装维护困难等问题,设计并实现了一种基于ZigBee无线网络和树莓派的传感数据采集系统。系统基于CC2530芯片搭建ZigBee无线网络,利用终端模块收集温湿度... 针对树莓派硬件外设接口数量有限,以及利用有线方式传输传感器数据存在的成本高和安装维护困难等问题,设计并实现了一种基于ZigBee无线网络和树莓派的传感数据采集系统。系统基于CC2530芯片搭建ZigBee无线网络,利用终端模块收集温湿度传感器、烟雾传感器、光强传感器、人体红外传感器的数据,通过协调器模块接收传感器数据并转发给树莓派。树莓派利用MQTT协议实现设备与OneNET物联网云平台的数据交互。用户能够通过数据可视化和场景联动模块进行实时监测和报警,为延时不敏感的物联网数据采集场景提供了一种可行的方案。 展开更多
关键词 无线传感网 ZIGBEE 树莓派 物联网云平台 MQTT 数据采集
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