针对DSP(Digital Signal Processor)中乘法部件指令集错综复杂的问题,该文提出了由16个低精度16位宽乘法器构成的一种新型乘法电路。允许配置乘法器模式实现8位、16位、32位、64位乘法,支持定点、浮点乘法操作。通过搭建基于Systemveri...针对DSP(Digital Signal Processor)中乘法部件指令集错综复杂的问题,该文提出了由16个低精度16位宽乘法器构成的一种新型乘法电路。允许配置乘法器模式实现8位、16位、32位、64位乘法,支持定点、浮点乘法操作。通过搭建基于Systemverilog语言实现的UVM验证平台,对乘法电路进行了随机测试和定向测试,确保了功能完备性。并基于逻辑综合得出多个路径的违反,采用基于预处理和结构调整的思想对关键路径进行时序优化,基于复用思想对非关键路径进行面积优化。在55nmCMOS(Complementary Metal Oxide Semiconductor)工艺下使用综合工具完成逻辑综合。结果表明,关键路径的延时减少了370ps,时序性能提高了22%;面积减少了50776.16μm^(2),减少了20.6%。展开更多
文摘针对DSP(Digital Signal Processor)中乘法部件指令集错综复杂的问题,该文提出了由16个低精度16位宽乘法器构成的一种新型乘法电路。允许配置乘法器模式实现8位、16位、32位、64位乘法,支持定点、浮点乘法操作。通过搭建基于Systemverilog语言实现的UVM验证平台,对乘法电路进行了随机测试和定向测试,确保了功能完备性。并基于逻辑综合得出多个路径的违反,采用基于预处理和结构调整的思想对关键路径进行时序优化,基于复用思想对非关键路径进行面积优化。在55nmCMOS(Complementary Metal Oxide Semiconductor)工艺下使用综合工具完成逻辑综合。结果表明,关键路径的延时减少了370ps,时序性能提高了22%;面积减少了50776.16μm^(2),减少了20.6%。
