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OFDM调制技术在宽带高速电力线通信中的应用 被引量：28
1
作者 陈长德 刘海涛 张保会 《电力系统自动化》 EI CSCD 北大核心 2001年第18期55-59,共5页
介绍了电力线用做通信介质时高频部分的特性 ,以及应用于高速宽带电力线通信的 OFDM(正交频分复用 )调制的基本原理 ;分析了 OFDM应用于电力线通信的性能 ,并与其他调制技术进行了比较 ;结合一个典型应用的例子 ,介绍了国际上研究的最... 介绍了电力线用做通信介质时高频部分的特性 ,以及应用于高速宽带电力线通信的 OFDM(正交频分复用 )调制的基本原理 ;分析了 OFDM应用于电力线通信的性能 ,并与其他调制技术进行了比较 ;结合一个典型应用的例子 ,介绍了国际上研究的最新进展。 展开更多
关键词 电力线通信 宽带通信 OFDM 正交频分复用调制 数据传输
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LDPC码高速译码器的设计与实现 被引量：11
2
作者 乔华 管武 +1 位作者 董明科 项海格 《北京大学学报（自然科学版）》 EI CAS CSCD 北大核心 2008年第3期347-352,共6页
通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的... 通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。 展开更多
关键词 低密度奇偶校验码(LDPC码) 译码器 FPGA 高速实现
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低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化 被引量：5
3
作者 陆明莹 张丽丽 +2 位作者 王国裕 张红升 李良威 《电子与信息学报》 EI CSCD 北大核心 2011年第5期1229-1233,共5页
针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化... 针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18μm CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。 展开更多
关键词 AACLC解码器 数字音频广播(DAB)收音机 ASIC设计 FPGA验证 芯片版图
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Turbo乘积码的两种迭代译码器的比较 被引量：7
4
作者 朱光喜 何业军 +1 位作者 王锋 刘文明 《电讯技术》 北大核心 2004年第6期30-34,共5页
提出了Turbo乘积码的并行迭代译码原理,对比分析了一种新的并行迭代译码器和传统的串行译码器,给出了以扩展汉明码(32,26,4)、(64,57,4)为子码的二维Turbo乘积码(32,26,4)2、(64,57,4)2在通过两种不同的译码器时的仿真结果。仿真结果表... 提出了Turbo乘积码的并行迭代译码原理,对比分析了一种新的并行迭代译码器和传统的串行译码器,给出了以扩展汉明码(32,26,4)、(64,57,4)为子码的二维Turbo乘积码(32,26,4)2、(64,57,4)2在通过两种不同的译码器时的仿真结果。仿真结果表明,采取并行迭代译码器,在保持同样的译码性能的同时降低了译码延时。 展开更多
关键词 并行/串行迭代译码 非本征信息 对数似然比 TURBO乘积码
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符合CCSDS标准的RS(255,223)码译码器的FPGA实现及其性能测试 被引量：9
5
作者 石俊峰 王宇 孙辉先 《空间科学学报》 CAS CSCD 北大核心 2005年第4期309-314,共6页
RS(Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码,由于它具有很强的随机错误和突发错误的纠错能力,被CCSDS,NASA,ESA等空间组织接受,广泛应用于深空探测中.本文采用改进的Berlekamp算法,用FPGA实现了符合CCSDS标准... RS(Reed-Solomon)码是差错控制领域中一种性能优异的非二进制分组循环码,由于它具有很强的随机错误和突发错误的纠错能力,被CCSDS,NASA,ESA等空间组织接受,广泛应用于深空探测中.本文采用改进的Berlekamp算法,用FPGA实现了符合CCSDS标准的RS(255,223)码译码器;介绍了该译码器的实现流程、性能测试方法和基于PCI总线接口的测试平台;给出了测试结果,并且对理论上RS(255,223)译码器的误码性能与实际测试的误码率结果进行了比较和分析.验证结果证明该译码器能工作在400Mbps以上的码率,使用FPGA资源180000门,译码效果与理论上译码效果一致. 展开更多
关键词 CCSDS REED-SOLOMON码 FPGA 性能测试 PCI总线
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一种高速Viterbi译码器的设计与实现 被引量：7
6
作者 李刚 黑勇 +1 位作者 乔树山 仇玉林 《电子器件》 CAS 2007年第5期1886-1889,共4页
Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果... Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点. 展开更多
关键词 VITERBI译码器 高速设计 FPGA AWGN
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序列综合与一类代数几何码的有效译码 被引量：4
7
作者 陆佩忠 宋国文 周锦君 《电子学报》 EI CAS CSCD 北大核心 1993年第1期74-83,33,共11页
Berlekamp-Massey算法是用来解决域上序列的综合问题。本文用多元多项式系数的齐次方程给出这个问题的新的数学模型。本文利用多项式理想论中的Grbner基理论,给出了上述模型的算法。此算法适用于环F[X_1,…,X_n]中,当n=2时,就类似于Euc... Berlekamp-Massey算法是用来解决域上序列的综合问题。本文用多元多项式系数的齐次方程给出这个问题的新的数学模型。本文利用多项式理想论中的Grbner基理论,给出了上述模型的算法。此算法适用于环F[X_1,…,X_n]中,当n=2时,就类似于Euclid算法。文中算法还可用于求解一类代数几何码的快速译码问题。 展开更多
关键词 序列综合 多项式 代数几何码 译码
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应用于民航空管的TPU莫尔斯译码器 被引量：4
8
作者 樊昌元 文斌 王保强 《电子测量与仪器学报》 CSCD 2004年第3期45-48,共4页
介绍了一种应用于民航空管的气象探空仪TPU莫尔斯译码器的软硬件设计及实现。该译码器的主要功能有 :接收计算机控制命令数据 ;录取探空仪从高空发回的温度、压强和湿度莫尔斯码信号并处理、换算、显示 ;接收数据采集器的三维绝对坐标... 介绍了一种应用于民航空管的气象探空仪TPU莫尔斯译码器的软硬件设计及实现。该译码器的主要功能有 :接收计算机控制命令数据 ;录取探空仪从高空发回的温度、压强和湿度莫尔斯码信号并处理、换算、显示 ;接收数据采集器的三维绝对坐标并经相应算法处理得三维气压坐标 ;通过串口上传三维气压坐标数据到PC机。计算机通过Internet将相应TPU数据实时传到民航空管中心。 展开更多
关键词 莫尔斯译码器 信号处理 串口 实时命令 PC机 民航 空中交通管理 气象探空仪
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嵌入式RISC核MPEG2/AC3解码器 被引量：2
9
作者 韦晓东 周琼芳 +4 位作者 汪斌 吕江波 张明 刘鹏 虞露 《半导体技术》 CAS CSCD 北大核心 2003年第7期47-49,55,共4页
介绍了在一个嵌入RISC核的AC3/MPEG2音/视频解码器中,通过增加特殊指令及其相应的硬件逻辑,对AC3的音频解码进行了一定的改进,不仅达到了AC3解码的实时性要求,而且降低了对存储器的要求。
关键词 嵌入式RlSC MPEG2 AC3 视频解码器 音频解码器
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基于TMS320C6000 DSP的视频解码器设计及其硬件实现方案 被引量：8
10
作者 王栋 张兆杨 马然 《电子技术应用》 北大核心 2002年第2期78-80,共3页
一种基于TMS320C6000DSP芯片的视频解码器的设计。该解码器能脱离计算机而独立运行,且能高效实时地实现视频解码功能。因系统需要软件和硬件协同工作,故硬件实现分两步进行,以确保软件的可靠性。
关键词 视频解码器 数字信号处理器 TMS320C6000
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RS码译码器综述 被引量：7
11
作者 王进祥 毛志刚 《微电子学》 CAS CSCD 北大核心 1997年第2期115-120,共6页
ＲＳ码是差错控制领域中一类重要的线性分组码，由于具有很强的纠随机错和突发错的能力，因而被广泛应用于各种差错控制系统中。本文从ＲＳ译码算法、ＲＳ译码器的ＶＬＳＩ结构和ＲＳ码系统性能三方面论述了ＲＳ译码器的发展现状。
关键词 RS码 差错控制 线性分组码 译码器
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基于FPGA的高速Viterbi译码器优化设计和实现 被引量：7
12
作者 傅民仓 冯立杰 李文波 《现代电子技术》 2006年第7期52-54,共3页
卷积码作为信道纠错编码在通信中得到了广泛的应用,而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加,硬件复杂度的大小决定译码速度。采用预计算的思想,避免了常规算法中的重复计算;对Viterbi译码器的核心模块ACS进行... 卷积码作为信道纠错编码在通信中得到了广泛的应用,而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加,硬件复杂度的大小决定译码速度。采用预计算的思想,避免了常规算法中的重复计算;对Viterbi译码器的核心模块ACS进行了优化设计,提出了一种FPGA实现方案,简化了接口电路、提高了速度。 展开更多
关键词 卷积码 VITERBI译码 ACS预计算 FPGA
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BCH码译码器的FPGA实现 被引量：5
13
作者 孙怡 田上力 林建英 《电路与系统学报》 CSCD 2000年第4期98-100,共3页
在通信领域,差错控制技术能有效地改善通信系统的传输性能。作者在本文中探讨了BCH码的译码算法，并用Altera FPGA 实现了BCH(31,21)码的两种硬件译码。一种是串行译码；另一种是并行译码。取得了令人满意的结果。
关键词 BCH码 译码器 FPGA 通信系统 差错控制
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HDTV视频编码系统的同步信息设计及实现 被引量：4
14
作者 王金础 叶玮 余松煜 《电视技术》 北大核心 2000年第3期6-9,共4页
介绍了ＨＤＴＶ视频编码系统的同步机制以及各同步信息元素，详细分析了ＭＰＥＧ－２码流中同步信息ＶＢＶ＿Ｄｅｌａｙ，ＰＴＳ，ＤＴＳ和ＰＣＲ域的构成，并给出了在实时码流合成器中ＶＢＶ＿Ｄｅｌａｙ和ＦＴＳ，　ＤＴＳ的设计，以... 介绍了ＨＤＴＶ视频编码系统的同步机制以及各同步信息元素，详细分析了ＭＰＥＧ－２码流中同步信息ＶＢＶ＿Ｄｅｌａｙ，ＰＴＳ，ＤＴＳ和ＰＣＲ域的构成，并给出了在实时码流合成器中ＶＢＶ＿Ｄｅｌａｙ和ＦＴＳ，　ＤＴＳ的设计，以及在传送复用器中ＰＣＲ的插入设计。通过对系统输出码流的测试表明，该ＨＤＴＶ实时编码系统的同步设计完全符合ＭＰＥＧ－２的要求，使解码器能实现时钟的精确恢复和音视频的同步并长时间稳定地工作。 展开更多
关键词 高清晰度电视 MPEG-2标准 同步信息 视频解码器
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基于CPLD的IRIG-B码解析模块设计
15
作者 周琦 宣志祥 石博凡 《信息系统工程》 2025年第11期134-137,共4页
随着我国国防科技和信息技术的不断发展,时间统一系统作为一个能够提供标准时间和频率信号,以实现整个系统时间及频率信息统一的整套电子设备,承担着越来越重要的功能。IRIG-B码作为众多时间统一系统中常用的授时协议,有着重要作用。随... 随着我国国防科技和信息技术的不断发展,时间统一系统作为一个能够提供标准时间和频率信号,以实现整个系统时间及频率信息统一的整套电子设备,承担着越来越重要的功能。IRIG-B码作为众多时间统一系统中常用的授时协议,有着重要作用。随着国产化替代的推进,对IRIG-B码的解码设计提出了更高的要求。本文以安路科技的国产CPLD为平台,使用Verilog HDL语言设计一个IRIG-B码解析模块,经测试验证,此解码模块设计具有所需资源少、准确度高、稳定性强等特点。 展开更多
关键词 IRIG-B码 CPLD Verliog HDL
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基于复数基的RS译码器的FPGA优化实现 被引量：2
16
作者 汪晓岩 胡庆生 孙荣久 《通信学报》 EI CSCD 北大核心 2003年第4期85-93,共9页
研究了复数基表示GF(28)域元素时RS编译码问题,首先讨论了GF(28)域标准基与复数基之间的相互转换,然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原... 研究了复数基表示GF(28)域元素时RS编译码问题,首先讨论了GF(28)域标准基与复数基之间的相互转换,然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。 展开更多
关键词 复数基 RS译码器 FPGA Galois域乘法 Galois域除法
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一种新型快速纠二错BCH码译码器的设计 被引量：2
17
作者 刘凌志 戎蒙恬 罗伟毅 《计算机工程》 CAS CSCD 北大核心 2004年第22期178-180,共3页
对一种占用硬件资源最少的码长为n=2m-1的纠二错二进制BCH码译码器电路进行了改进,使其能用于信道的连续译码,并对算法中的关键点 S_3 ( x ) 查找表的实现提出一种新的简单方法。
关键词 译码器 设计 BCH码 循环码 译码算法 设计
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基于流水线技术的可重构体系结构的研究与设计 被引量：2
18
作者 刘洋 尹蕾 李广军 《微电子学》 CAS CSCD 北大核心 2008年第4期593-595,599,共4页
目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构。真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段。重构时隙是实现动态重构系统的瓶颈问题。利用流水线技... 目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构。真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段。重构时隙是实现动态重构系统的瓶颈问题。利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证。结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中。 展开更多
关键词 FPGA 动态可重构体系结构 重构时隙 流水线 AES
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关于音频译码器LM567的使用 被引量：8
19
作者 来清民 张玉英 《河南教育学院学报（自然科学版）》 2001年第2期17-18,共2页
LM567是美国国家半导体公司生产的音频译码锁相环集成电路，它设计精巧，电路简洁，有非常广泛的应用．但是，若使用不当，会带来调试上的麻烦．本文介绍了音频译码器LM567的工作原理及作者的使用经验，以供读者借鉴．
关键词 音频译码器 中心频率 带宽 LM567 音频译码锁相环集成电路 工作原理
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并行Huffman解码器算法分析与实现 被引量：2
20
作者 朱翠涛 陈少平 陈亚光 《计算机测量与控制》 CSCD 2002年第6期418-420,共3页
介绍了一种新颖的并行Huffman解码器及算法的实现方法 ,这种解码器最大的优点是它能够在一个时钟节拍中同时处理多个数据 ,从而克服了串行处理技术中实时性差的缺点。这种并行Huffman译码技术在数字通信领域将会有很大的使用价值。
关键词 并行Huffman解码器 算法分析 霍夫曼编码 霍夫曼解码器 并行处理 多媒体通信系统
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