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一种全数字半速率鉴相器的设计
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作者 邓军勇 《现代电子技术》 2014年第9期145-147,153,共4页
鉴相器是高速时钟数据恢复环路的关键电路,其性能的优劣直接影响了整个系统的工作。通过系统分析,提出了一种全数字半速率鉴相器设计方案,按照全定制设计流程采用SMIC 0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路... 鉴相器是高速时钟数据恢复环路的关键电路,其性能的优劣直接影响了整个系统的工作。通过系统分析,提出了一种全数字半速率鉴相器设计方案,按照全定制设计流程采用SMIC 0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。 展开更多
关键词 CMOS电路 鉴相器 半速率结构 混合信号
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