列级读出电路是目前提升平面图像传感器读出效率最为明显的方式,但是对于亿级像素超大面阵规模下的大数据大负载高速读出,列级到输出级并串转换中的列级缓冲设计面临极大的挑战.本文提出一种基于双反馈环路的列级缓冲设计方法,该方法通...列级读出电路是目前提升平面图像传感器读出效率最为明显的方式,但是对于亿级像素超大面阵规模下的大数据大负载高速读出,列级到输出级并串转换中的列级缓冲设计面临极大的挑战.本文提出一种基于双反馈环路的列级缓冲设计方法,该方法通过在列级缓冲的近端输出与远端输出间实现双反馈环路,有效抑制了列级总线的超大寄生参数对建立时间的影响,同时确保了低噪声高动态下的模拟信号精度.基于55 nm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺,在一款12288×12288像素规模的红外图像传感器中进行了成功的应用,结果表明:与传统列级缓冲相比,本文提出的双反馈环路列级缓冲设计方法可以将上升建立时间缩短23.4%,下降建立时间缩短21.9%,亿级高速图像传感器的帧率提升29.6%.展开更多
当前美国国家标准与技术研究院(National Institute of Standards and Technology,NIST)对后量子密码(Post-Quantum Cryptography,PQC)标准化方案的评估已进入第四轮,位翻转密钥封装(Bit Flipping Key Encapsulation,BIKE)协议是目前被...当前美国国家标准与技术研究院(National Institute of Standards and Technology,NIST)对后量子密码(Post-Quantum Cryptography,PQC)标准化方案的评估已进入第四轮,位翻转密钥封装(Bit Flipping Key Encapsulation,BIKE)协议是目前被评估的四个候选方案之一.在BIKE的密钥生成算法中,多项式乘法作为众多密码系统中特别耗时的操作之一,耗费了大量的时间和面积资源.针对此问题,本文设计了一种基于Karatsuba算法(Karatsuba Algorithm,KA)的无交叠多项式乘法器,可高效实现万级比特位宽的多项式乘法,具有低时延、高性能和面积小的特点.同时,本文将该优化乘法器应用于BIKE密钥生成算法中,并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)对其进行硬件架构实现,改进了原有的紧凑多项式乘法和多项式求逆算法.本文提出的乘法器通过采用不同的操作数位宽,可适应对面积和延时的不同需求.与BIKE原本的设计相比,改进的设计使密钥生成模块的延时减小了36.54%,面积延迟积(Area Delay Production,ADP)减小了10.4%.展开更多
文摘列级读出电路是目前提升平面图像传感器读出效率最为明显的方式,但是对于亿级像素超大面阵规模下的大数据大负载高速读出,列级到输出级并串转换中的列级缓冲设计面临极大的挑战.本文提出一种基于双反馈环路的列级缓冲设计方法,该方法通过在列级缓冲的近端输出与远端输出间实现双反馈环路,有效抑制了列级总线的超大寄生参数对建立时间的影响,同时确保了低噪声高动态下的模拟信号精度.基于55 nm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺,在一款12288×12288像素规模的红外图像传感器中进行了成功的应用,结果表明:与传统列级缓冲相比,本文提出的双反馈环路列级缓冲设计方法可以将上升建立时间缩短23.4%,下降建立时间缩短21.9%,亿级高速图像传感器的帧率提升29.6%.
