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高精度闭环霍尔流传感器研制
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作者 熊伟 王首浩 +5 位作者 徐佳佳 陈鹏 马亚军 王言徐 王伟 张艺卓 《计算机测量与控制》 2026年第1期277-284,共8页
针对我国航天伺服霍尔电流传感器精度低、线性度差、温漂大、响应慢及磁路易饱和等问题,文章提出一种航天伺服系统的高精度闭环霍尔电流传感器设计方案;采用磁路用开环“回”字形聚磁环与1J85坡莫合金叠片结构设计,次级线圈采用扁平漆... 针对我国航天伺服霍尔电流传感器精度低、线性度差、温漂大、响应慢及磁路易饱和等问题,文章提出一种航天伺服系统的高精度闭环霍尔电流传感器设计方案;采用磁路用开环“回”字形聚磁环与1J85坡莫合金叠片结构设计,次级线圈采用扁平漆包线精密绕制和特殊的热处理工艺技术;经过伺服系统带载试验表明,±130 A量程内线性度达到0.14%、误差±0.09%FS、温漂小于50 ppm/℃、动态响应3μs各项性能指标满足航天伺服系统测量需求。 展开更多
关键词 电流传感器 线性度 聚磁环 次级线圈 伺服系统
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多芯粒大模型加速器推理协同优化方法
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作者 方娟 潘晨阳 +3 位作者 古明辉 李硕朋 陈慧杰 翟冉 《通信学报》 北大核心 2026年第2期190-208,共19页
在采用2.5D封装集成多计算芯粒与存储芯粒的大模型推理加速系统中,模型推理解码阶段跨芯粒通信具有突发性与强非均衡性,流量在拓扑中聚集到少数链路并形成热点排队,封装内网络通信常成为性能瓶颈。为缓解上述瓶颈,提出T^(2)-CHIP协同优... 在采用2.5D封装集成多计算芯粒与存储芯粒的大模型推理加速系统中,模型推理解码阶段跨芯粒通信具有突发性与强非均衡性,流量在拓扑中聚集到少数链路并形成热点排队,封装内网络通信常成为性能瓶颈。为缓解上述瓶颈,提出T^(2)-CHIP协同优化方法,通过刻画解码阶段跨芯粒通信在互连中的分布特征,识别热点链路,对带宽资源重分配,同时调整任务映射以减少热点跨芯粒交互,从而有效缓解解码阶段通信拥塞。周期精确网络仿真结果表明,该方法在提升解码阶段尾部性能与整体吞吐量的同时,降低了动态功耗,且维持了较低的实现开销。 展开更多
关键词 大语言模型 2.5D芯粒架构 芯粒间互连 异构协同优化
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基于自适应迭代的软硬模块混合布图面积最小化启发式方法
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作者 张浩 姚绍文 魏丽军 《机电工程技术》 2026年第4期1-7,19,共8页
随着集成电路设计复杂度的提高,如何在有限芯片面积内合理布置功能模块,提升资源利用率,已成为电子设计自动化领域的重要研究课题。为解决集成电路布图规划问题中的软硬模块混合布图面积最小化问题,提升布图紧凑性,提出了一种基于自适... 随着集成电路设计复杂度的提高,如何在有限芯片面积内合理布置功能模块,提升资源利用率,已成为电子设计自动化领域的重要研究课题。为解决集成电路布图规划问题中的软硬模块混合布图面积最小化问题,提升布图紧凑性,提出了一种基于自适应迭代的启发式算法。该算法采用分层枚举策略生成模块组合,并将问题分解为一系列硬模块面积最小化子问题。在迭代过程中,算法自适应地选择合适的子问题进行计算,并结合天际线启发式方法与局部搜索策略提升布图质量。同时,引入记忆池策略进一步扩大解的搜索范围。实验结果表明,所提出的方法在不同软模块占比情况下的平均填充率均能达到98%以上。在包含硬模块的11个测试实例中,其中8个实例的填充率略优于文献中相关算法。 展开更多
关键词 布图规划 面积最小化 条带装箱 启发式算法
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高温Taylor撞击实验技术及其在金属材料本构模型验证中的应用
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作者 陈军红 尹标 +4 位作者 张胜德 胡文军 张方举 谢若泽 徐伟芳 《力学学报》 北大核心 2026年第2期486-496,共11页
高温Taylor撞击实验为应变率和温度相关的材料本构模型验证和参数优化提供了新方法.基于空气炮装置,突破了实验件速度实现与控制、实验件高温实现与装置设计、高温实验件冲击动力学响应量测试三项关键技术,建立了高温Taylor撞击实验技术... 高温Taylor撞击实验为应变率和温度相关的材料本构模型验证和参数优化提供了新方法.基于空气炮装置,突破了实验件速度实现与控制、实验件高温实现与装置设计、高温实验件冲击动力学响应量测试三项关键技术,建立了高温Taylor撞击实验技术,并将其应用于05Cr17Ni4Cu4Nb钢本构模型参数验证与优化中.首先,对05Cr17Ni4Cu4Nb钢进行了室温~900℃以及1.0×10^(-3)~1.0×10^(3) s^(-1)应变率下的拉伸实验,获得了不同温度和应变率下的应力应变曲线.基于参考应变率下材料流动应力随塑性应变变化、屈服强度随应变率变化以及屈服强度随温度变化规律,拟合得到了05Cr17Ni4Cu4Nb钢应变率和温度相关的Johnson-Cook本构模型参数.其次,利用高温Taylor撞击实验技术对05Cr17Ni4Cu4Nb钢进行了室温,300,500,570和710°C下的Taylor撞击实验,获取了不同温度下撞击后实验件外形尺寸.开展了05Cr17Ni4Cu4Nb钢室温及高温Taylor撞击有限元数值模拟分析,建立了本构模型参数优化流程和优化算法,以实验件尺寸平均偏差作为优化目标函数,开展了05Cr17Ni4Cu4Nb钢本构模型参数优化,获取了优化后的Johnson-Cook本构模型参数.优化结果表明:由单轴应力状态获取的Johnson-Cook本构模型参数过高地描述了05Cr17Ni4Cu4Nb钢在复杂应力状态下的应变硬化行为、应变率硬化行为和温度软化行为. 展开更多
关键词 高温 高应变率 TAYLOR 撞击 本构模型 参数优化
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电路拓扑驱动的晶体管级时序优化算法
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作者 成泽祥 罗元盛 +3 位作者 冯超超 赵振宇 张曾慧 成龙 《小型微型计算机系统》 北大核心 2026年第2期504-512,共9页
随着集成电路技术的飞速发展,电路设计的复杂性与日俱增,晶体管级时序优化成为提高电路性能的重要手段.针对由标准单元组成的复杂电路中关键路径延时过大的问题,提出了一种基于电路拓扑结构的晶体管级时序优化算法.该算法通过分析电路... 随着集成电路技术的飞速发展,电路设计的复杂性与日俱增,晶体管级时序优化成为提高电路性能的重要手段.针对由标准单元组成的复杂电路中关键路径延时过大的问题,提出了一种基于电路拓扑结构的晶体管级时序优化算法.该算法通过分析电路拓扑特征,精准识别电流传输的上拉或下拉路径,并结合多种优化策略,对晶体管尺寸进行精细调整,从而有效缩短了关键路径的延时.实验表明,该算法在多种电路场景下均展现出了卓越的时序优化效能.具体而言,在针对路径上所有单元的全面优化策略下,200条测试路径的前仿测试结果显示,其延时平均降低了20.7%;而当优化焦点集中于延时敏感单元时,这200条路径的前仿测试延时同样实现了8.1%的平均降幅.更进一步地,在精选的10条路径上,仅对延时敏感单元进行优化并完成版图绘制工作,后仿测试结果表明,这些路径的延时平均减少了6.8%.这一系列显著的优化成果不仅充分证明了该算法的有效性与实用性,更为未来针对延时敏感单元开展局部全定制电路设计提供了新的思路. 展开更多
关键词 晶体管 电路拓扑结构 电路仿真 时序优化
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基于CICQ交换结构的低功耗研究与设计
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作者 李伟康 张卜方 李斌 《计算机测量与控制》 2026年第1期196-204,213,共10页
针对高性能交换芯片在先进工艺下面临的功耗问题,基于CICQ交换结构开展低功耗技术研究;分析CMOS集成电路中动态功耗与静态功耗的来源,明确优化方向;采用改进的输出总线缓存设计与流控反馈机制,解决多端口数据突发场景下的队头阻塞问题;... 针对高性能交换芯片在先进工艺下面临的功耗问题,基于CICQ交换结构开展低功耗技术研究;分析CMOS集成电路中动态功耗与静态功耗的来源,明确优化方向;采用改进的输出总线缓存设计与流控反馈机制,解决多端口数据突发场景下的队头阻塞问题;通过实施门控时钟、门控电源与多电压域技术,建立覆盖端口组、存储单元及SerDes接口的精细化功耗管理方案,并基于UPF标准构建从逻辑综合到物理实现的完整低功耗设计流程;实验结果表明,在12端口×4工作模式及12.5 Gbps单通道速率条件下,该方案使芯片总功耗由9.345 W降至5.520 W,降幅达40.9%,其中内部功耗降低48.2%,开关功耗降低46.5%,静态功耗降低33.4%。该方法能够满足高性能交换芯片的功耗控制需求,为同类型通信芯片的低功耗设计提供有效解决方案。 展开更多
关键词 低功耗 CICQ 门控时钟 门控电源 UPF
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一种平衡式准有源限幅开关一体化接收电路设计
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作者 王超杰 李志友 +2 位作者 来晋明 王海龙 肖峰 《固体电子学研究与进展》 2026年第1期89-94,共6页
提出了一种平衡式准有源限幅开关一体化接收电路,其核心部件为宽带90°电桥、限幅PIN二极管、检波控制电路以及低噪声放大器。该电路利用输入端电桥隔离端口作为射频输入信号检波电路的提取端,将检波电路输出电平与控制电路相结合,... 提出了一种平衡式准有源限幅开关一体化接收电路,其核心部件为宽带90°电桥、限幅PIN二极管、检波控制电路以及低噪声放大器。该电路利用输入端电桥隔离端口作为射频输入信号检波电路的提取端,将检波电路输出电平与控制电路相结合,使限幅PIN二极管在高功率、高重频脉冲信号输入时处于有源导通状态。因此,限幅PIN二极管可以免受高功率微波脉冲信号的微波阻抗调制,从而提高了电路的耐功率容量和应对复杂输入信号的能力。另外利用3 dB电桥端口间的隔离特性,电路在任意负载态时均具有良好输入输出驻波。在2~6 GHz频段范围内,所提出电路耐受脉冲或连续波功率为100 W,噪声系数优于1.7 dB,增益大于23 dB,尺寸为8 mm×5 mm×1 mm。 展开更多
关键词 吸收式限幅器 PIN二极管 3 dB电桥 平衡式限幅低噪放
原文传递
一种基于预计算单元的高吞吐率BP译码器
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作者 郭文杰 杜高明 +2 位作者 曹子桓 王晓蕾 李桢旻 《合肥工业大学学报(自然科学版)》 北大核心 2026年第2期180-186,共7页
针对现有全流水极化码置信传播译码器存在的资源消耗过大和最长关键路径较长的问题,文章设计一种基于预计算的全流水置信传播译码器架构,该架构在不同的流水线阶段采用不同的预计算单元,在减少硬件资源的同时不影响译码器的译码性能。... 针对现有全流水极化码置信传播译码器存在的资源消耗过大和最长关键路径较长的问题,文章设计一种基于预计算的全流水置信传播译码器架构,该架构在不同的流水线阶段采用不同的预计算单元,在减少硬件资源的同时不影响译码器的译码性能。通过采用新型运算单元进行逻辑运算,有效缩短了关键路径,提高了译码器工作频率;由于无需提前终止迭代,取消了部分流水线阶段的运算,实现了降低流水线阶段数的同时也未影响译码器的译码性能。在TSMC 28nm工艺下的综合结果表明,所设计的译码器在码长为512的情况下,面积大小为2.98mm2,工作频率为3 333MHz,资源效率为572.6(Gbit/s)/mm2,相较于现有极化码译码器架构均有不同程度的提升。 展开更多
关键词 极化码译码器 第六代移动通信技术 吞吐率 资源效率 专用集成电路
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宇航环境下基于RHBD的SRAM抗双节点翻转研究综述
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作者 帅威 蔡烁 +4 位作者 陈俊伊 陈俊哲 梁鑫杰 黄珠 魏懋萱 《集成电路与嵌入式系统》 2026年第3期20-33,共14页
在宇航等高可靠性应用环境中,由辐射引发的多节点翻转已成为影响静态随机存储器稳定性的关键因素。近年来,针对双节点翻转问题,基于辐射加固设计策略的多种抗干扰结构被提出并得到广泛研究,典型的如S8P8N、QUCCE12T、SARP12T、HRLP16T、... 在宇航等高可靠性应用环境中,由辐射引发的多节点翻转已成为影响静态随机存储器稳定性的关键因素。近年来,针对双节点翻转问题,基于辐射加固设计策略的多种抗干扰结构被提出并得到广泛研究,典型的如S8P8N、QUCCE12T、SARP12T、HRLP16T、RH20T、S6P8N与RH14T等。文中系统回顾了现有RHBD型SRAM结构在DNU容错方面的设计理念与关键性能指标,梳理其在可靠性、功耗、面积、访问速度及静态稳定性等方面的优势与局限,并对比分析不同设计策略的适用场景。最后,指出当前RHBD结构在细粒度容错控制与综合性能平衡方面仍面临的挑战,未来设计可在电荷传播路径抑制、反馈机制优化等方向进一步突破。 展开更多
关键词 SRAM RHBD 双节点翻转 加固结构 S8P8N QUCCE12T SARP12T HRLP16T RH20T S6P8N RH14T
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基于PID参数优化的切丝机步进电机转速自动控制研究
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作者 王丁 罗春晓 夏君 《电子设计工程》 2026年第5期80-85,共6页
针对切丝机步进电机具有强耦合、非线性特性,控制参数选取困难,导致转速控制超调过大的问题,研究基于PID参数优化的切丝机步进电机转速自动控制方法。考虑切丝机步进电机运行时,受摩擦系数、转动惯量及负载动态波动的影响,其运行状态呈... 针对切丝机步进电机具有强耦合、非线性特性,控制参数选取困难,导致转速控制超调过大的问题,研究基于PID参数优化的切丝机步进电机转速自动控制方法。考虑切丝机步进电机运行时,受摩擦系数、转动惯量及负载动态波动的影响,其运行状态呈现时变特性,传统控制方法难以实现精准匹配,为此构建切丝机步进电机的数学模型。利用PID控制算法,以步进电机的期望转速、实际转速差值为输入,通过比例控制、微分控制、积分控制过程,输出步进电机转速控制量,控制切丝机步进电机以期望转速运行。利用灰狼优化算法,选取适应度值最优的狼作为种群领导者,将最优PID参数作为猎物,通过捕获猎物的过程实现PID参数优化。利用PID参数优化结果,自动控制切丝机步进电机转速。实验结果表明,该方法能够精准控制切丝机步进电机转速,响应速度快,且未出现超调情况。 展开更多
关键词 PID 参数优化 切丝机 步进电机 转速自动控制 灰狼优化算法
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ZYNQ系列FPGA片内XADC的温度检测自适应分段补偿
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作者 盛沨 于治 +1 位作者 谢文虎 谢达 《电子与封装》 2026年第1期62-67,共6页
研究现场可编程门阵列(FPGA)片内赛灵思模数转换器(XADC)的温度检测技术对芯片过热保护与预警系统的可靠性提升具有重要意义。针对传统FPGA内部全温区线性补偿方法在高低温环境下检测误差大、预警响应滞后等问题,提出一种高低温环境下... 研究现场可编程门阵列(FPGA)片内赛灵思模数转换器(XADC)的温度检测技术对芯片过热保护与预警系统的可靠性提升具有重要意义。针对传统FPGA内部全温区线性补偿方法在高低温环境下检测误差大、预警响应滞后等问题,提出一种高低温环境下自适应分段补偿方法。该方法在-10~30℃温度区间内采用默认线性补偿;而在低于-10℃或高于30℃的温度下则启用非线性补偿。整个补偿过程在ZYNQ系列FPGA芯片的处理系统(PS)端处理温度数据,充分发挥其处理速度快且避免占用可编程逻辑(PL)端资源的优势。通过构建PS端与PL端协同预警系统架构能及时有效触发预警,证明了自适应分段补偿方法的可靠性与实用性。 展开更多
关键词 FPGA XADC 温度检测 分段补偿 预警
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A Comprehensive Literature Review of AI-Driven Application Mapping and Scheduling Techniques for Network-on-Chip Systems
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作者 Naveed Ahmad Muhammad Kaleem +5 位作者 Mourad Elloumi Muhammad Azhar Mushtaq Ahlem Fatnassi Mohd Fazil Anas Bilal Abdulbasit A.Darem 《Computer Modeling in Engineering & Sciences》 2026年第1期118-155,共38页
Network-on-Chip(NoC)systems are progressively deployed in connecting massively parallel megacore systems in the new computing architecture.As a result,application mapping has become an important aspect of performance ... Network-on-Chip(NoC)systems are progressively deployed in connecting massively parallel megacore systems in the new computing architecture.As a result,application mapping has become an important aspect of performance and scalability,as current trends require the distribution of computation across network nodes/points.In this paper,we survey a large number of mapping and scheduling techniques designed for NoC architectures.This time,we concentrated on 3D systems.We take a systematic literature review approach to analyze existing methods across static,dynamic,hybrid,and machine-learning-based approaches,alongside preliminary AI-based dynamic models in recent works.We classify them into several main aspects covering power-aware mapping,fault tolerance,load-balancing,and adaptive for dynamic workloads.Also,we assess the efficacy of each method against performance parameters,such as latency,throughput,response time,and error rate.Key challenges,including energy efficiency,real-time adaptability,and reinforcement learning integration,are highlighted as well.To the best of our knowledge,this is one of the recent reviews that identifies both traditional and AI-based algorithms for mapping over a modern NoC,and opens research challenges.Finally,we provide directions for future work toward improved adaptability and scalability via lightweight learned models and hierarchical mapping frameworks. 展开更多
关键词 Application mapping mapping techniques NETWORK-ON-CHIP system on chip optimisation
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基于双输出C单元的抗三节点翻转锁存器设计
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作者 唐叶 《现代信息科技》 2026年第4期13-16,23,共5页
随着CMOS技术发展推动晶体管尺寸的缩小,由辐射引起的CMOS电路三节点翻转(Triple-Node Upset,TNU)已成为威胁存储器件可靠性的一个重要问题。为了缓解软错误对集成电路的影响,文章提出了一种能够容忍三节点翻转(TNUs)的低开销锁存器设计... 随着CMOS技术发展推动晶体管尺寸的缩小,由辐射引起的CMOS电路三节点翻转(Triple-Node Upset,TNU)已成为威胁存储器件可靠性的一个重要问题。为了缓解软错误对集成电路的影响,文章提出了一种能够容忍三节点翻转(TNUs)的低开销锁存器设计(LCDOCTL)。LCDOCTL锁存器主要由一个存储模块与一个拦截模块组成,并利用单元间的数据反馈有效实现TNU的容忍。HSPICE仿真结果表明,所提出的LCDOCTL锁存器与现存的三节点翻转容忍锁存器设计相比,平均可节省5.1%的面积、70.31%的传输延迟、44.12%的功耗以及84.66%的PDP。 展开更多
关键词 辐射 软错误 锁存器 三节点翻转(TNU) 容忍
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基于改进遗传算法的多芯粒NoC低功耗映射
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作者 潘福跃 闫俊启 +1 位作者 郑利华 徐孝彬 《电子技术应用》 2026年第1期33-37,共5页
针对多芯粒片上网络(Network-on-Chip,NoC)的低功耗映射问题,提出了一种改进的自适应遗传算法(Adaptive Genetic Algorithm,AGA)。通过引入排列编码机制、部分映射交叉算子、自适应交换变异策略以及混合选择机制,有效解决了传统遗传算法... 针对多芯粒片上网络(Network-on-Chip,NoC)的低功耗映射问题,提出了一种改进的自适应遗传算法(Adaptive Genetic Algorithm,AGA)。通过引入排列编码机制、部分映射交叉算子、自适应交换变异策略以及混合选择机制,有效解决了传统遗传算法在NoC映射中存在的约束冲突、局部最优和解空间爆炸等问题。实验基于36节点2D-Mesh拓扑和随机生成的通信任务图,对比了AGA、蚁群优化算法(Ant Colony Optimization,ACO)和灰狼优化算法(Grey Wolf Optimizer,GWO)的性能。结果表明,AGA在通信能耗优化方面显著优于其他算法,相较于GWO和ACO分别降低了32.0%和26.2%的总功耗,同时展现出更好的全局搜索能力和收敛稳定性。该研究为NoC的低功耗设计提供了高效的优化方法。 展开更多
关键词 片上网络 低功耗 遗传算法 最佳传输通路
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一种S波段单片数字收发单元设计 被引量:1
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作者 谢书珊 阮文州 陈光荣 《现代雷达》 北大核心 2025年第2期122-125,共4页
数字雷达收发通道包含射频收发变频、分段滤波、射频信号放大衰减、数模信号变换等功能单元,具有高功率、大带宽、阵列应用的特点。实现通道单元的封装化将有利于雷达收发通道的装配、调试,并能在实现装备小型化、轻量化的同时降低成本... 数字雷达收发通道包含射频收发变频、分段滤波、射频信号放大衰减、数模信号变换等功能单元,具有高功率、大带宽、阵列应用的特点。实现通道单元的封装化将有利于雷达收发通道的装配、调试,并能在实现装备小型化、轻量化的同时降低成本。文中从S波段单片收发通道的需求出发,结合系统级封装(SiP)技术、无源集成元件技术、片上系统技术,提出了一种单片宽带数字收发单元的设计方案,并以此为基础,介绍了一种S波段单片宽带数字收发单元设计。文中所提设计采用芯片集成、无源功能集成、SiP系统集成等多种集成技术,取代了原来由数十个分立器件构成的印刷电路板电路,大幅减少了元器件的种类和数量,并提高了数字收发性能。 展开更多
关键词 系统级封装 数字收发单元 系统级集成 小型化 无源集成元件
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基于锁相环的Flash FPGA时钟网络架构设计
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作者 王雪萍 蔡永涛 +1 位作者 张长胜 马金龙 《电子与封装》 2026年第1期57-61,共5页
设计一种基于锁相环(PLL)的Flash FPGA时钟网络架构,该架构的全局时钟增加至3个,核心输出时钟额外增加2个,在芯片四周设计了1个带PLL的时钟调节电路和5个不带PLL的时钟调节电路,用于实现分频、倍频、相移和延时功能。仿真结果表明该架... 设计一种基于锁相环(PLL)的Flash FPGA时钟网络架构,该架构的全局时钟增加至3个,核心输出时钟额外增加2个,在芯片四周设计了1个带PLL的时钟调节电路和5个不带PLL的时钟调节电路,用于实现分频、倍频、相移和延时功能。仿真结果表明该架构可以满足整个芯片的时序配置需求。流片测试结果表明该架构的最高工作频率可达350 MHz,较原设计的时钟调节电路(180 MHz)有显著提升,达到国外同规模类型产品的水平。 展开更多
关键词 Flash FPGA 锁相环 时钟网络
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集成电路制造工艺波动与对准套刻技术(特邀) 被引量:1
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作者 张利斌 韦亚一 《光学学报(网络版)》 2025年第13期93-113,共21页
集成电路芯片制造技术是现代社会的核心和基础,对芯片设计图形的准确制造需要克服图形分辨率、图层间对准套刻精度和芯片制造产率等方面的困难,特别是芯片制造过程中的套刻误差已经成为芯片良率的主要影响因素。对套刻误差的起因、测量... 集成电路芯片制造技术是现代社会的核心和基础,对芯片设计图形的准确制造需要克服图形分辨率、图层间对准套刻精度和芯片制造产率等方面的困难,特别是芯片制造过程中的套刻误差已经成为芯片良率的主要影响因素。对套刻误差的起因、测量方法、反馈算法、控制要素等进行详细综述,让工程师以更全面的视角看待这一问题尤为重要。本文综述了芯片制造过程中的对准套刻技术难点,特别是先进工艺对套刻误差的指标需求,工艺波动所带来的套刻精度下降、测量准确性降低和匹配误差控制难度增加等,并梳理了提升套刻精度和控制质量的一系列方法和算法,从测量方法、补偿模型、标识筛选、人工智能综合、自对准工艺等角度梳理了影响套刻的因素、降低套刻误差和提升工艺鲁棒性的方法。通过剖析工艺波动和芯片套刻误差之间的关系,为我国集成电路装备和工艺开发提供参考,并以多要素协同发展的方式提升芯片制造良率。 展开更多
关键词 集成电路 对准套刻 工艺波动 测量和反馈 人工智能
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一种应用于大面阵CMOS图像传感器的斜坡发生器
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作者 祝晓笑 吴治军 +1 位作者 翟江皞 张艺潇 《半导体光电》 北大核心 2025年第3期449-455,共7页
为满足大面阵CMOS图像传感器(CIS)的应用需求,提出一种斜率可调、可配合列并行ADC实现普通采样与相关双采样模式的斜坡发生器电路的实现方案。基于90 nm(1.2 V/2.8 V)1P5M CIS工艺,完成了电路设计、仿真验证及版图实现。测试结果表明,... 为满足大面阵CMOS图像传感器(CIS)的应用需求,提出一种斜率可调、可配合列并行ADC实现普通采样与相关双采样模式的斜坡发生器电路的实现方案。基于90 nm(1.2 V/2.8 V)1P5M CIS工艺,完成了电路设计、仿真验证及版图实现。测试结果表明,该斜坡发生电路结构简单、面积较小,斜坡幅度大于0.5 V,复位时间小于70 ns,微分非线性为+0.018 LSB/-0.012 LSB,积分非线性为+0.37 LSB/-0.013 LSB。在保证低功耗和小面积的同时,实现了高线性度和快速响应,满足超大面阵CIS的设计和工程应用需求。 展开更多
关键词 CMOS图像传感器 列级ADC 相关双采样 斜坡发生器
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不同特征尺寸微处理器的总剂量效应实验研究
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作者 范恒 梁润成 +2 位作者 陈法国 郭荣 郑智睿 《微电子学》 北大核心 2025年第1期59-64,共6页
针对不同特征尺寸商用微处理器在总剂量效应失效模式和失效剂量方面的差异,以同一制造商180 nm、90 nm、40 nm特征尺寸的微处理器为研究对象,利用自主研制的可扩展式微处理器总剂量效应在线测试系统,对微处理器在~(60)Co辐照期间的通信... 针对不同特征尺寸商用微处理器在总剂量效应失效模式和失效剂量方面的差异,以同一制造商180 nm、90 nm、40 nm特征尺寸的微处理器为研究对象,利用自主研制的可扩展式微处理器总剂量效应在线测试系统,对微处理器在~(60)Co辐照期间的通信、数模信号转换、非易失性存储、随机访问存储、直接存储器访问、功耗电流、时钟/定时器等功能的变化情况开展了原位在线测试。实验结果表明,3种微处理器的辐照错误剂量分别为331±36.28 Gy(Si),355.5±41.51 Gy(Si)和365.28±20.15 Gy(Si),不同特征尺寸微处理器的失效模式不同,其中180 nm微处理器的辐照最敏感单元为片内非易失性存储器,90 nm和40 nm微处理器的辐照最敏感单元为器件内核。 展开更多
关键词 总剂量效应 微处理器 纳米工艺 深亚微米工艺
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基于可跨层重构LFSR的3D-SIC内建自测试方案
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作者 陈田 罗蓓蓓 +1 位作者 刘军 鲁迎春 《微电子学与计算机》 2025年第3期100-109,共10页
针对三维堆叠集成电路(Three-Dimensional Stacked Integrated Circuits,3D-SIC)中测试面积开销和测试数据存储量大的问题,对于n层3D-SIC,提出了一种基于可跨层重构线性反馈移位寄存器(Cross-Layer Reconfigurable Linear Feedback Shif... 针对三维堆叠集成电路(Three-Dimensional Stacked Integrated Circuits,3D-SIC)中测试面积开销和测试数据存储量大的问题,对于n层3D-SIC,提出了一种基于可跨层重构线性反馈移位寄存器(Cross-Layer Reconfigurable Linear Feedback Shift Register,CLR-LFSR)的内建自测试(Built-In Self-Test,BIST)结构。在键合中和键合后测试阶段,可以任意组合键合前测试阶段中的LFSR,连接构成级数更大的LFSR结构,以提高包含确定位更多的测试向量的编码成功率。同时,还提出了一种设置阈值的相容压缩和最优分级重播种结合的测试数据压缩方法。通过在测试向量图着色相容时设置相容阈值,然后将相容后的测试向量按照包含的确定位个数分成2^(n)−1组,重播种生成长度不定的种子集,从而减少了测试数据存储量。在ISCAS'89电路上的实验结果表明,相对于不可重构的BIST方法,方案能够减少三维芯片43.8%的面积开销,测试数据存储量减少98.52%。 展开更多
关键词 可跨层重构LFSR BIST 测试数据压缩 3D-SIC测试
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