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基于器件结构与工艺优化的高可靠性eFuse设计
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作者 孙豪赛 赖振安 《半导体技术》 北大核心 2026年第1期63-67,共5页
电编程熔丝(eFuse)广泛应用于手机片上系统(SoC)、汽车微控制器(MCU)、人工智能(AI)芯片中,其编程后存在电迁移不完全、阴极镍残留等问题,且高温使导电层NiSi形貌退化产生空洞,初始电阻增大,从而导致eFuse烧写不充分,可靠性降低。基于... 电编程熔丝(eFuse)广泛应用于手机片上系统(SoC)、汽车微控制器(MCU)、人工智能(AI)芯片中,其编程后存在电迁移不完全、阴极镍残留等问题,且高温使导电层NiSi形貌退化产生空洞,初始电阻增大,从而导致eFuse烧写不充分,可靠性降低。基于器件结构和工艺提出了优化方案,器件阴极采用面积更小的细长条结构,降低镍含量以缩短迁移时间;沉积NiSi时采用Pt原子数分数为10%的金属靶材,以更有效地抑制高阻态NiSi_(2);同时在钨化学机械抛光后省略退火步骤,降低高温造成的导电层不稳定。测试结果显示,改进方案下eFuse初始电阻标准差较传统方案降低40%,在标准电压-20%~-10%下,烧写后电阻标准差降低85%,电阻中位数可达600 kΩ,具有较高的一致性与可靠性。 展开更多
关键词 电编程熔丝(eFuse) NISI Ni残留 NiSi空洞 电迁移 可靠性
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采用0.25µm GaAs PHEMT工艺的6~8 GHz宽带数字移相器的芯片设计
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作者 陈马明 黄新栋 林武辉 《厦门理工学院学报》 2026年第1期10-16,共7页
采用0.25µm GaAs PHEMT(赝配高电子迁移率晶体管)工艺,设计一款6~8 GHz宽带数字移相器芯片。该芯片集成数字逻辑驱动电路,采用串并转换电路,仅需3路控制信号即可实现6-bit移相。与传统需要6路以上控制信号的同类芯片相比,所设计芯... 采用0.25µm GaAs PHEMT(赝配高电子迁移率晶体管)工艺,设计一款6~8 GHz宽带数字移相器芯片。该芯片集成数字逻辑驱动电路,采用串并转换电路,仅需3路控制信号即可实现6-bit移相。与传统需要6路以上控制信号的同类芯片相比,所设计芯片外围端口数减少80%,芯片面积由5.00 mm×3.45 mm缩减至4.2 mm×2.0 mm。电磁(EM)联合仿真结果表明,在6~8 GHz工作频带内,芯片的插入损耗小于8 dB,输入输出回波损耗大于13 dB,移相误差小于4.5°。该设计在保证射频性能的基础上,还实现了电路结构的优化和芯片尺寸的缩减,可应用于有源相控阵雷达、无线通信等领域。 展开更多
关键词 芯片设计 数字移相器 宽带移相器 GaAs PHEMT(赝配高电子迁移率晶体管) 集成数字逻辑电路 串并转换电路
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基于数字集成电路设计语言Verilog HDL常用语法及逻辑综合
3
作者 张晓欣 《中国集成电路》 2026年第3期71-75,共5页
在当下数字集成电路设计领域,运用Verilog HDL进行超大规模电路的开发已成为业界的主流方法。作为一名数字集成电路设计工程师,不仅需要熟练掌握Verilog HDL的基本语法规则,更重要的是要理解所编写的每一行代码在逻辑综合过程中会被映... 在当下数字集成电路设计领域,运用Verilog HDL进行超大规模电路的开发已成为业界的主流方法。作为一名数字集成电路设计工程师,不仅需要熟练掌握Verilog HDL的基本语法规则,更重要的是要理解所编写的每一行代码在逻辑综合过程中会被映射为怎样的实际电路结构,并要深入理解其背后的转换机制与原理。本文系统梳理了Verilog HDL的常用语法结构,所选内容基本覆盖了实际工程项目中的典型代码场景,通过对这些语法单元进行详细解析,同时结合逻辑综合后生成的具体电路示意图,为本行业的从业人员提供具有实用价值的参考。 展开更多
关键词 数字集成电路 电路设计 VERILOG 硬件描述语言 逻辑综合
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一种负温补偿的片上张弛振荡器电路设计
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作者 王瀚霖 姜帆 左石凯 《厦门理工学院学报》 2026年第1期17-24,共8页
为解决传统张弛振荡器输出频率易受温度影响的问题,基于中国台湾地区力积电0.18µm CMOS工艺,设计一种具有负温补偿的片上张弛振荡器电路。该电路创新性地使用MIM(金属-绝缘层-金属)电容作为核心补偿对象,引入具有负温度系数的偏置... 为解决传统张弛振荡器输出频率易受温度影响的问题,基于中国台湾地区力积电0.18µm CMOS工艺,设计一种具有负温补偿的片上张弛振荡器电路。该电路创新性地使用MIM(金属-绝缘层-金属)电容作为核心补偿对象,引入具有负温度系数的偏置电路,配合可修调电阻阵列(R_(trim))对充放电电流进行精确控制,构建温度补偿机制。该机制通过动态调节充放电电流I_(charge)的温度系数,与电容的负温度系数抵消,从而确保I/C比值在温度变化时保持恒定。Hspice仿真软件的验证结果显示,在3.3 V电源电压、-40~125℃的温度范围内,该电路的输出频率最大变化率仅为0.44%,对应的频率温度系数低至24.5×10^(-6)K^(-1),可实现高精度、高稳定性的片上时钟输出,提升时钟源的频率稳定性。 展开更多
关键词 张弛振荡器 负温补偿 温度系数 MIM电容 CMOS工艺
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微控制器在复杂数字集成电路中的集成与应用研究
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作者 丁黄胜 《IT经理世界》 2026年第1期22-24,共3页
随着半导体工艺技术的持续演进与系统对智能化、高效能需求的不断提升,微控制器与复杂数字集成电路的深度融合已成为重要趋势。研究重点分析低功耗集成、高速接口设计及混合信号处理等关键集成技术,同时深入探讨微控制器在智能控制、信... 随着半导体工艺技术的持续演进与系统对智能化、高效能需求的不断提升,微控制器与复杂数字集成电路的深度融合已成为重要趋势。研究重点分析低功耗集成、高速接口设计及混合信号处理等关键集成技术,同时深入探讨微控制器在智能控制、信号处理、多核调度与安全加密等核心应用场景中的实现方式与重要作用。研究表明,微控制器的深度集成与创新应用对提升复杂数字集成电路的整体性能、能效及安全性具有决定性影响。 展开更多
关键词 微控制器 复杂数字集成电路 系统集成
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温度对14nm FinFET SRAM单粒子效应的影响
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作者 谭钧元 郭刚 +4 位作者 张付强 江宜蓓 陈启明 韩金华 秦丰迪 《半导体技术》 北大核心 2026年第1期87-93,共7页
由于鳍式场效应晶体管静态随机存储器(FinFET SRAM)特有的鳍片电荷共享机制,其对单粒子效应(SEE)呈现出与传统平面器件截然不同的敏感特性。利用TCAD仿真构建14 nm FinFET SRAM模型并结合重离子实验加以验证,研究了温度对14 nm FinFET S... 由于鳍式场效应晶体管静态随机存储器(FinFET SRAM)特有的鳍片电荷共享机制,其对单粒子效应(SEE)呈现出与传统平面器件截然不同的敏感特性。利用TCAD仿真构建14 nm FinFET SRAM模型并结合重离子实验加以验证,研究了温度对14 nm FinFET SRAM电荷收集机制的影响。结果表明,随着温度的升高,高线性能量转移(LET)离子诱导的电荷收集过程逐渐减弱,多节点电荷收集现象也会逐渐减弱,且当环境温度达到125℃临界值时,敏感节点会出现收集电荷的雪崩式累积现象。此外,随着温度的升高,器件的翻转截面从1.27×10^(-3)cm^(2)增大到1.81×10^(-3)cm^(2),增大了约43%,且在高温下翻转截面的增大趋势愈发显著,该结果与仿真结果良好吻合。 展开更多
关键词 鳍式场效应晶体管静态随机存储器(FinFET SRAM) 单粒子效应(SEE) 电荷收集 TCAD 温度
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多核微处理器EDAC与位交织加固存储系统单粒子翻转特性分析 被引量:1
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作者 池雅庆 胡春媚 +2 位作者 陈建军 梁斌 陈小文 《微电子学与计算机》 2025年第1期110-116,共7页
纠检错结合位交织作为主流的大容量片上存储器抗单粒子翻转加固方法,广泛应用于面向恶劣环境的先进微处理器中。基于高LET重离子辐照试验,探究某多核微处理器中EDAC与位交织加固存储系统的单粒子翻转特性,首次发现其SEU来源于加速器重... 纠检错结合位交织作为主流的大容量片上存储器抗单粒子翻转加固方法,广泛应用于面向恶劣环境的先进微处理器中。基于高LET重离子辐照试验,探究某多核微处理器中EDAC与位交织加固存储系统的单粒子翻转特性,首次发现其SEU来源于加速器重离子试验时多个离子轰击造成的多位翻转影响到了同一个逻辑地址。建立了纠一检二与位交织存储系统SEU截面解析模型,符合测试结果。模型分析表明缩短SRAM刷新周期和减少EDAC数据位宽都能增强EDAC和位交织加固方法的抗MBU能力。 展开更多
关键词 EDAC SEC-DED 位交织 单粒子翻转 SRAM
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一种基于GABP神经网络的流水线ADC校准算法
8
作者 王巍 王书星 +2 位作者 杨龙 穆春霖 金蔚然 《微电子学与计算机》 2025年第5期123-129,共7页
流水线模数转换器(Pipeline ADC)的精度受到了多种非理想因素的显著影响,主要包括运放有限增益误差、比较器失调电压以及电容失配等。为了解决非理想因素造成的流水线模数转换器性能降低,以及单反向传播神经网络存在校准效率低、校准性... 流水线模数转换器(Pipeline ADC)的精度受到了多种非理想因素的显著影响,主要包括运放有限增益误差、比较器失调电压以及电容失配等。为了解决非理想因素造成的流水线模数转换器性能降低,以及单反向传播神经网络存在校准效率低、校准性能不佳等问题,提出了一种遗传算法优化反向传播神经网络的校准算法。该算法使用反向传播神经网络结合遗传算法的复合结构学习并提取流水线模数转换器数字输出中包含的误差特征,对流水线模数转换器进行校准。使用该算法对一个12 bit 160 MS/s流水线模数转换器进行了校准,仿真结果表明,校准后流水线模数转换器的有效位数由7.01 bit提升到10.97 dB,无动态杂散范围由38.22 dB提升到82.65 dB。 展开更多
关键词 流水线模数转换器 数字校准 神经网络 遗传算法
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基于FPGA环形振荡电路的温度测量优化 被引量:2
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作者 朱忠峻 胡定华 +1 位作者 李强 周凯航 《电子测量与仪器学报》 北大核心 2025年第3期102-114,共13页
环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长... 环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长、采样间隔以及冷却时间等设计和操作参数。因此,如何优化这些参数以提升测温精度具有重要的研究意义。基于控制变量法,系统地分析了上述关键参数对环形振荡电路测温性能的影响。首先,通过实验研究不同非门个数对振荡频率与测温误差的影响,发现非门个数的增加会降低振荡频率;进一步实验表明,将非门个数优化设置为40~48,可获得最佳的测温精度和分辨率。此外,对非门布局进行了深入分析,发现同可编程逻辑块(CLB)下左右Slice互连的延迟远大于跨CLB的互连延迟,通过布局优化选用特定的布局可以有效增加延迟,进而优化测温精度。通过对比采样时长、采样间隔及冷却时间等参数组合,提出了最优的系统参数配置。在最佳参数组合下的实验验证显示,温度误差最低可减少0.5℃,在25℃~85℃环境下相较于对比参数组合,平均温度误差从2.0℃下降到了1.2℃,降低了0.7℃,且在65℃以上的环境下,温度误差能够稳定控制在±1℃以内。最终结果证明,提出的参数优化方法显著提升了环形振荡电路的测温精度,为FPGA温度传感器的设计和应用提供了有力支持。 展开更多
关键词 温度传感器 环形振荡电路 传感器阵列 现场可编程门阵列(FPGA)
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科教融合的数字集成电路实验教学改革 被引量:1
10
作者 邓秋群 陶华敏 +1 位作者 肖山竹 宋志勇 《电气电子教学学报》 2025年第1期226-229,共4页
为解决传统数字集成电路实验教学内容与实际应用结合不紧密,综合性不足,学生主动探索性不强等问题,探讨了科教融合理念下的课程实验教学改革,将最新科研成果引入课堂,设计了具有挑战度的实验案例,优化了实验考核评价方式,激发学生的学... 为解决传统数字集成电路实验教学内容与实际应用结合不紧密,综合性不足,学生主动探索性不强等问题,探讨了科教融合理念下的课程实验教学改革,将最新科研成果引入课堂,设计了具有挑战度的实验案例,优化了实验考核评价方式,激发学生的学习兴趣和学习动机,提升军校学生的工程应用和创新能力,使培养的学生符合部队建设和未来战争的需求,对于军队院校微电子专业人才培养具有重要意义。 展开更多
关键词 数字集成电路设计 科教融合 实验案例
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Flash开关单元编程及擦除阈值电压回归模型
11
作者 翟培卓 洪根深 +3 位作者 王印权 郑若成 谢儒彬 张庆东 《半导体技术》 北大核心 2025年第2期154-160,共7页
Flash开关单元是实现Flash型现场可编程门阵列(FPGA)的重要配置单元,具有可重构、集成度高、功耗低的优势。采用正交试验设计方法,进行了n型Flash开关单元编程及擦除试验,获取了Sense管和Switch管编程及擦除阈值电压,构建了Sense管编程... Flash开关单元是实现Flash型现场可编程门阵列(FPGA)的重要配置单元,具有可重构、集成度高、功耗低的优势。采用正交试验设计方法,进行了n型Flash开关单元编程及擦除试验,获取了Sense管和Switch管编程及擦除阈值电压,构建了Sense管编程阈值电压、Sense管擦除阈值电压、Switch管编程阈值电压、Switch管擦除阈值电压共四个回归模型。结果表明:所建立模型预测阈值电压的最大误差均不超过0.15 V,平均误差均不超过0.06 V,均具有较高的显著性,模型可信度高;Sense管和Switch管编程阈值电压与编程时间的对数、编程正压、编程负压分别呈线性关系,Sense管和Switch管擦除阈值电压与擦除时间的对数、擦除正压、擦除负压亦分别呈线性关系。回归模型可为Flash开关单元操作波形的设计和优化提供参考依据。 展开更多
关键词 正交试验 FLASH 开关单元 阈值电压 回归模型
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基于机器学习的功能覆盖率预测算法
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作者 刘光宇 王艺洋 +2 位作者 林子明 李志强 梁利平 《湖南大学学报(自然科学版)》 北大核心 2025年第8期122-129,共8页
芯片规模的扩大及功能的不断加强,使得芯片验证难度呈几何级数递增.对于多组合激励的功能覆盖情况,传统通用做法是依照其不同使用场景,以分片或切片形式进行统计.此类方法操作简单,但难以在随机测试下对各个配置的组合情况进行完整覆盖... 芯片规模的扩大及功能的不断加强,使得芯片验证难度呈几何级数递增.对于多组合激励的功能覆盖情况,传统通用做法是依照其不同使用场景,以分片或切片形式进行统计.此类方法操作简单,但难以在随机测试下对各个配置的组合情况进行完整覆盖分析.针对该问题,提出了一种基于机器学习算法进行覆盖率快速收敛且通用性强的验证方法.该方法将各个配置激励按权重进行分解处理,对功能覆盖中的关键交叉仓进行观测,利用功能点分析不消耗仿真时间的特性,对数据集进行收集并训练,通过实际测试调整,实现了一种改进型的网络结构,可对各种激励组合情况进行覆盖率预测,并可挑选指定覆盖阈值的激励输入.仿真结果表明,与随机情况相比,该方法可显著降低仿真时间,并有效减少仿真资源占用;与其他网络结构相比,该网络收敛更为迅速,并可达到更高的预测精度. 展开更多
关键词 神经网络 功能覆盖率 随机测试 训练损失
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面向标准单元布局的自适应加权平均线长模型
13
作者 迟元晓 王志君 +1 位作者 梁利平 邱昕 《湖南大学学报(自然科学版)》 北大核心 2025年第4期170-176,共7页
现有EDA工具通过在密度约束条件下使半周长线长(half-perimeter wirelength,HPWL)总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而,HPWL的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此,布... 现有EDA工具通过在密度约束条件下使半周长线长(half-perimeter wirelength,HPWL)总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而,HPWL的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此,布局中通常使用加权平均线长(weighted-average wirelength,WAWL)模型来近似HPWL,但无法兼顾平滑度和精度.因此,本文提出了一种改进的自适应加权平均线长(SaWAWL)模型,通过每条连线实际长度自适应地调整各自的加权因子γ,在保证平滑度的同时使拟合HPWL的误差更小,提高了标准单元全局布局质量.基于所提出的模型实现了一个全局布局器,并完成了在DAC2012开源基准上的验证.结果表明,该模型可以使半周长线长总和减少3.69%. 展开更多
关键词 集成电路 版图 物理设计 布局算法
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基于机器学习的功能覆盖点均衡分布算法
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作者 刘光宇 林子明 +2 位作者 倪园慧 李志强 梁利平 《湖南大学学报(自然科学版)》 北大核心 2025年第12期189-196,共8页
覆盖率是检验芯片验证完备性的重要指标,尤其是功能覆盖率,可衡量设计的功能特性是否被充分验证.目前对于功能覆盖率的收集,通用做法是在覆盖组中设定功能点,将测试场景依据复杂度划分为特定数量的仓,再运行仿真确定各个仓是否被击中.... 覆盖率是检验芯片验证完备性的重要指标,尤其是功能覆盖率,可衡量设计的功能特性是否被充分验证.目前对于功能覆盖率的收集,通用做法是在覆盖组中设定功能点,将测试场景依据复杂度划分为特定数量的仓,再运行仿真确定各个仓是否被击中.其实现相对简单,但由于各种因素的存在,一个功能点中各个仓的命中情况往往分布极不平衡,导致对一些场景的覆盖不够充分.针对该问题,提出了一种基于机器学习算法实现覆盖率均衡分布的验证方法,通过对神经网络进行训练,可对各种激励向量进行精确预测.该方法针对较小及较大数目覆盖仓,分别设计了反向网络预测及正向网络实时拟合的方法,可方便实现各个仓位的均衡命中.实验结果表明,与随机测试覆盖点命中次数极大值与极小值差异在数个量级的情况相比,小点数仓位可基本实现平均分布,大点数仓位可将极值比缩小在1.5倍以内,从而显著减少部分情况的验证风险. 展开更多
关键词 功能覆盖率 均衡分布 神经网络 拟合
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一种新型的高性能CPU时钟树自适应优化策略
15
作者 樊凌雁 张哲 +2 位作者 黄灿坤 骆建平 刘海銮 《电子与信息学报》 北大核心 2025年第4期1192-1201,共10页
该文基于精简指令集系统(RISC-V)架构提出了一种新型的自适应全流程(ADFF)时钟树优化方法,高效利用有用偏差(useful skew)来优化高性能CPU时钟树,以满足市场对芯片高性能和低功耗的双重需求。针对时钟树,通过选择关键路径并结合理论延... 该文基于精简指令集系统(RISC-V)架构提出了一种新型的自适应全流程(ADFF)时钟树优化方法,高效利用有用偏差(useful skew)来优化高性能CPU时钟树,以满足市场对芯片高性能和低功耗的双重需求。针对时钟树,通过选择关键路径并结合理论延迟和缓冲器制造有用偏差,采用循环迭代的方式,在不同流程自适应修复常规流程无法解决的建立时间违例(setup violation)和保持时间违例(hold violation)。为了在提升性能的同时,最大限度降低功耗,该文对加入的延迟单元进行合并(merge)处理,实现功耗与时序的联合优化。最后采用RISC_V CPU核进行验证,研究结果表明,在确保合理功耗的基础上,所提方法显著改善了时序情况,总时序裕量违例几乎完全消除。 展开更多
关键词 时钟树 有用偏差 自适应 时间违例 联合优化
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一种软硬件协同的多核系统模拟器的设计与实现 被引量:1
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作者 王鉴 倪伟 《合肥工业大学学报(自然科学版)》 北大核心 2025年第3期335-342,共8页
基于软件实现的多核系统模拟器执行计算密集/数据密集任务的时效性极差,且存在模拟精度和性能评估准确性差的不足,限制其在多核系统结构优化探索中的应用。文章提出一种周期精确的软硬件协同多核系统模拟器(cycle accurate hardware-sof... 基于软件实现的多核系统模拟器执行计算密集/数据密集任务的时效性极差,且存在模拟精度和性能评估准确性差的不足,限制其在多核系统结构优化探索中的应用。文章提出一种周期精确的软硬件协同多核系统模拟器(cycle accurate hardware-software co-simulator,CAHSCS),通过在传统模拟器架构中引入硬件计算和存储模块,CAHSCS能有效改善全系统的模拟速度、精度,提高性能评估的准确性。复杂真实任务加载实验结果表明,CAHSCS将大规模复杂数据的运算效率提高了10倍,显著加快了系统设计收敛速度。 展开更多
关键词 软硬件协同模拟器 多核系统模拟器 大规模数据运算 硬件计算 模拟器加速
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一种基于同步并发分级聚类的时钟树综合方案
17
作者 陈阳 张树钢 +1 位作者 俞泽文 肖建 《微电子学》 北大核心 2025年第6期1049-1055,共7页
随着超大规模集成电路(Very Large Scale Integration Circuit,VLSI)制造工艺的快速发展以及其对应集成度的不断提高,数字集成电路的设计迎来了许多挑战。时钟树综合是数字后端设计的重要部分,现有的时钟树综合算法开始面临迭代效率变... 随着超大规模集成电路(Very Large Scale Integration Circuit,VLSI)制造工艺的快速发展以及其对应集成度的不断提高,数字集成电路的设计迎来了许多挑战。时钟树综合是数字后端设计的重要部分,现有的时钟树综合算法开始面临迭代效率变低和收敛速度变慢的问题。因此,提出了一种同步并发时钟树分级聚类算法(Synchronous Clock-tree Hierarchical Partitioning and Clustering,SC-HPC)。从系统优化的角度出发,SC-HPC将原始的寄存器聚类过程转化为粗聚类和细聚类两步。粗聚类将布局完成的寄存器分为N大簇群,进一步把N个簇的细化任务分配给用户可调度的线程中进行加速处理。细聚类是根据缓冲器最大扇出的规则进行更加细致地划分寄存器。实验结果表明,相较于现有方法,SC-HPC算法降低了缓冲器数量(30%以上)和程序运行时长(20%以上)。 展开更多
关键词 数字集成电路 时钟树综合 寄存器聚类 多线程加速
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基于FeFET的完全非易失全加器设计
18
作者 王凯玥 查晓婧 +1 位作者 王伦耀 夏银水 《宁波大学学报(理工版)》 2025年第2期71-77,共7页
铁电场效应晶体管(Ferroelectric Field-Effect Transistor,FeFET)的滞回特性使其既可充当开关又可充当非易失性存储元件,常被应用于存内逻辑电路设计.然而现有基于FeFET的存内逻辑电路设计存在计算时需要访问部分操作数,输出需要额外... 铁电场效应晶体管(Ferroelectric Field-Effect Transistor,FeFET)的滞回特性使其既可充当开关又可充当非易失性存储元件,常被应用于存内逻辑电路设计.然而现有基于FeFET的存内逻辑电路设计存在计算时需要访问部分操作数,输出需要额外的锁存器存储的问题.为此,利用FeFET构建了具有存储所有输入与输出,计算时无须访问操作数的完全非易失全加器,所设计的全加器还可以提供双轨输出信号.使用FeFET模型验证了设计功能的正确性,且与其他非易失性器件设计的全加器相比,该设计使用的器件少、延时短. 展开更多
关键词 铁电场效应晶体管 存内逻辑 非易失性 全加器
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基于RISC-V的高效访存指令扩展与硬件实现
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作者 徐俊杰 张加宏 +3 位作者 魏敬和 刘国柱 何健 尤兴宇 《电子科技》 2025年第6期45-51,共7页
MCU(Micro Control Unit)是神经网络模型硬件端在部署推理时常用的数据流控制手段,访存操作是MCU数据流控制中的主要执行内容。针对传统指令集架构的MCU所支持的访存指令存在效率低、灵活性差等问题,文中基于RISC-V(Reduced Instruction... MCU(Micro Control Unit)是神经网络模型硬件端在部署推理时常用的数据流控制手段,访存操作是MCU数据流控制中的主要执行内容。针对传统指令集架构的MCU所支持的访存指令存在效率低、灵活性差等问题,文中基于RISC-V(Reduced Instruction Set Computer V)指令集展开了SIMD(Single Instruction Multiple Data)扩展研究。根据RISC-V官方预留的指令扩展编码空间设计了高效的访存指令。为支持新扩展指令的正确执行,基于芯来科技开源的蜂鸟E203内核扩展相关硬件电路。通过对比基本内核和扩展内核针对相同功能软件负载的执行结果来评估扩展内核的性能。结果表明扩展E203内核在16 Byte地址空间连续访存时,指令数同比缩减了65.23%,执行周期缩减了66.12%,并且随着访存数量的增加,扩展内核的能效比也越高。 展开更多
关键词 指令集扩展 RISC-V指令集架构 SIMD 蜂鸟E203 高效访存 硬件部署 数据流 指令缩减
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基于深度学习的智能环境勘探采集机器人设计 被引量:1
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作者 奚宽浩 张乔 +2 位作者 杨洁 王猛 张希官 《电子设计工程》 2025年第13期68-73,共6页
针对高危恶劣场景的探测监控问题,设计了一款基于深度学习的智能环境勘探采集机器人。系统以FPGA和国产沉芯芯片为控制核心和数据中心,采用Robei EDA软件工具,驱动OV5640摄像头和NodeMCU物联网模块将视频数据上传至巴法云服务器,用户在... 针对高危恶劣场景的探测监控问题,设计了一款基于深度学习的智能环境勘探采集机器人。系统以FPGA和国产沉芯芯片为控制核心和数据中心,采用Robei EDA软件工具,驱动OV5640摄像头和NodeMCU物联网模块将视频数据上传至巴法云服务器,用户在手机APP端即可进行远程监测。利用六自由度机械臂和FPGA内嵌的语音控制模块,分别实现物体采集和人机交互。通过谷歌Colab云平台对深度学习模型进行训练,完成图像检测,并通过FPGA卷积神经网络加速器完成图像识别,将识别结果展示在HDMI显示器上。系统测试结果证明了该设计方法具有快速准确的多任务并行处理特点。 展开更多
关键词 智能勘探 FPGA Robei EDA 机械臂 深度学习
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