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多核微处理器EDAC与位交织加固存储系统单粒子翻转特性分析 被引量:1
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作者 池雅庆 胡春媚 +2 位作者 陈建军 梁斌 陈小文 《微电子学与计算机》 2025年第1期110-116,共7页
纠检错结合位交织作为主流的大容量片上存储器抗单粒子翻转加固方法,广泛应用于面向恶劣环境的先进微处理器中。基于高LET重离子辐照试验,探究某多核微处理器中EDAC与位交织加固存储系统的单粒子翻转特性,首次发现其SEU来源于加速器重... 纠检错结合位交织作为主流的大容量片上存储器抗单粒子翻转加固方法,广泛应用于面向恶劣环境的先进微处理器中。基于高LET重离子辐照试验,探究某多核微处理器中EDAC与位交织加固存储系统的单粒子翻转特性,首次发现其SEU来源于加速器重离子试验时多个离子轰击造成的多位翻转影响到了同一个逻辑地址。建立了纠一检二与位交织存储系统SEU截面解析模型,符合测试结果。模型分析表明缩短SRAM刷新周期和减少EDAC数据位宽都能增强EDAC和位交织加固方法的抗MBU能力。 展开更多
关键词 EDAC SEC-DED 位交织 单粒子翻转 SRAM
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一种基于GABP神经网络的流水线ADC校准算法
2
作者 王巍 王书星 +2 位作者 杨龙 穆春霖 金蔚然 《微电子学与计算机》 2025年第5期123-129,共7页
流水线模数转换器(Pipeline ADC)的精度受到了多种非理想因素的显著影响,主要包括运放有限增益误差、比较器失调电压以及电容失配等。为了解决非理想因素造成的流水线模数转换器性能降低,以及单反向传播神经网络存在校准效率低、校准性... 流水线模数转换器(Pipeline ADC)的精度受到了多种非理想因素的显著影响,主要包括运放有限增益误差、比较器失调电压以及电容失配等。为了解决非理想因素造成的流水线模数转换器性能降低,以及单反向传播神经网络存在校准效率低、校准性能不佳等问题,提出了一种遗传算法优化反向传播神经网络的校准算法。该算法使用反向传播神经网络结合遗传算法的复合结构学习并提取流水线模数转换器数字输出中包含的误差特征,对流水线模数转换器进行校准。使用该算法对一个12 bit 160 MS/s流水线模数转换器进行了校准,仿真结果表明,校准后流水线模数转换器的有效位数由7.01 bit提升到10.97 dB,无动态杂散范围由38.22 dB提升到82.65 dB。 展开更多
关键词 流水线模数转换器 数字校准 神经网络 遗传算法
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Flash开关单元编程及擦除阈值电压回归模型
3
作者 翟培卓 洪根深 +3 位作者 王印权 郑若成 谢儒彬 张庆东 《半导体技术》 北大核心 2025年第2期154-160,共7页
Flash开关单元是实现Flash型现场可编程门阵列(FPGA)的重要配置单元,具有可重构、集成度高、功耗低的优势。采用正交试验设计方法,进行了n型Flash开关单元编程及擦除试验,获取了Sense管和Switch管编程及擦除阈值电压,构建了Sense管编程... Flash开关单元是实现Flash型现场可编程门阵列(FPGA)的重要配置单元,具有可重构、集成度高、功耗低的优势。采用正交试验设计方法,进行了n型Flash开关单元编程及擦除试验,获取了Sense管和Switch管编程及擦除阈值电压,构建了Sense管编程阈值电压、Sense管擦除阈值电压、Switch管编程阈值电压、Switch管擦除阈值电压共四个回归模型。结果表明:所建立模型预测阈值电压的最大误差均不超过0.15 V,平均误差均不超过0.06 V,均具有较高的显著性,模型可信度高;Sense管和Switch管编程阈值电压与编程时间的对数、编程正压、编程负压分别呈线性关系,Sense管和Switch管擦除阈值电压与擦除时间的对数、擦除正压、擦除负压亦分别呈线性关系。回归模型可为Flash开关单元操作波形的设计和优化提供参考依据。 展开更多
关键词 正交试验 FLASH 开关单元 阈值电压 回归模型
原文传递
基于机器学习的功能覆盖率预测算法
4
作者 刘光宇 王艺洋 +2 位作者 林子明 李志强 梁利平 《湖南大学学报(自然科学版)》 北大核心 2025年第8期122-129,共8页
芯片规模的扩大及功能的不断加强,使得芯片验证难度呈几何级数递增.对于多组合激励的功能覆盖情况,传统通用做法是依照其不同使用场景,以分片或切片形式进行统计.此类方法操作简单,但难以在随机测试下对各个配置的组合情况进行完整覆盖... 芯片规模的扩大及功能的不断加强,使得芯片验证难度呈几何级数递增.对于多组合激励的功能覆盖情况,传统通用做法是依照其不同使用场景,以分片或切片形式进行统计.此类方法操作简单,但难以在随机测试下对各个配置的组合情况进行完整覆盖分析.针对该问题,提出了一种基于机器学习算法进行覆盖率快速收敛且通用性强的验证方法.该方法将各个配置激励按权重进行分解处理,对功能覆盖中的关键交叉仓进行观测,利用功能点分析不消耗仿真时间的特性,对数据集进行收集并训练,通过实际测试调整,实现了一种改进型的网络结构,可对各种激励组合情况进行覆盖率预测,并可挑选指定覆盖阈值的激励输入.仿真结果表明,与随机情况相比,该方法可显著降低仿真时间,并有效减少仿真资源占用;与其他网络结构相比,该网络收敛更为迅速,并可达到更高的预测精度. 展开更多
关键词 神经网络 功能覆盖率 随机测试 训练损失
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面向标准单元布局的自适应加权平均线长模型
5
作者 迟元晓 王志君 +1 位作者 梁利平 邱昕 《湖南大学学报(自然科学版)》 北大核心 2025年第4期170-176,共7页
现有EDA工具通过在密度约束条件下使半周长线长(half-perimeter wirelength,HPWL)总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而,HPWL的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此,布... 现有EDA工具通过在密度约束条件下使半周长线长(half-perimeter wirelength,HPWL)总和最小化方法来解决集成电路物理版图设计中标准单元的全局布局问题.然而,HPWL的不可导性使得基于梯度的先进求解方法无法直接应用于全局布局.因此,布局中通常使用加权平均线长(weighted-average wirelength,WAWL)模型来近似HPWL,但无法兼顾平滑度和精度.因此,本文提出了一种改进的自适应加权平均线长(SaWAWL)模型,通过每条连线实际长度自适应地调整各自的加权因子γ,在保证平滑度的同时使拟合HPWL的误差更小,提高了标准单元全局布局质量.基于所提出的模型实现了一个全局布局器,并完成了在DAC2012开源基准上的验证.结果表明,该模型可以使半周长线长总和减少3.69%. 展开更多
关键词 集成电路 版图 物理设计 布局算法
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一种新型的高性能CPU时钟树自适应优化策略
6
作者 樊凌雁 张哲 +2 位作者 黄灿坤 骆建平 刘海銮 《电子与信息学报》 北大核心 2025年第4期1192-1201,共10页
该文基于精简指令集系统(RISC-V)架构提出了一种新型的自适应全流程(ADFF)时钟树优化方法,高效利用有用偏差(useful skew)来优化高性能CPU时钟树,以满足市场对芯片高性能和低功耗的双重需求。针对时钟树,通过选择关键路径并结合理论延... 该文基于精简指令集系统(RISC-V)架构提出了一种新型的自适应全流程(ADFF)时钟树优化方法,高效利用有用偏差(useful skew)来优化高性能CPU时钟树,以满足市场对芯片高性能和低功耗的双重需求。针对时钟树,通过选择关键路径并结合理论延迟和缓冲器制造有用偏差,采用循环迭代的方式,在不同流程自适应修复常规流程无法解决的建立时间违例(setup violation)和保持时间违例(hold violation)。为了在提升性能的同时,最大限度降低功耗,该文对加入的延迟单元进行合并(merge)处理,实现功耗与时序的联合优化。最后采用RISC_V CPU核进行验证,研究结果表明,在确保合理功耗的基础上,所提方法显著改善了时序情况,总时序裕量违例几乎完全消除。 展开更多
关键词 时钟树 有用偏差 自适应 时间违例 联合优化
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一种软硬件协同的多核系统模拟器的设计与实现 被引量:1
7
作者 王鉴 倪伟 《合肥工业大学学报(自然科学版)》 北大核心 2025年第3期335-342,共8页
基于软件实现的多核系统模拟器执行计算密集/数据密集任务的时效性极差,且存在模拟精度和性能评估准确性差的不足,限制其在多核系统结构优化探索中的应用。文章提出一种周期精确的软硬件协同多核系统模拟器(cycle accurate hardware-sof... 基于软件实现的多核系统模拟器执行计算密集/数据密集任务的时效性极差,且存在模拟精度和性能评估准确性差的不足,限制其在多核系统结构优化探索中的应用。文章提出一种周期精确的软硬件协同多核系统模拟器(cycle accurate hardware-software co-simulator,CAHSCS),通过在传统模拟器架构中引入硬件计算和存储模块,CAHSCS能有效改善全系统的模拟速度、精度,提高性能评估的准确性。复杂真实任务加载实验结果表明,CAHSCS将大规模复杂数据的运算效率提高了10倍,显著加快了系统设计收敛速度。 展开更多
关键词 软硬件协同模拟器 多核系统模拟器 大规模数据运算 硬件计算 模拟器加速
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基于FPGA环形振荡电路的温度测量优化
8
作者 朱忠峻 胡定华 +1 位作者 李强 周凯航 《电子测量与仪器学报》 北大核心 2025年第3期102-114,共13页
环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长... 环形振荡电路作为一种基于现场可编程门阵列(FPGA)的温度传感器,因其结构简单、成本低廉且易于集成的优势,在温度检测领域得到了广泛应用。然而,环形振荡电路的测温精度易受多种因素的影响,包括非门个数、非门布局、振荡频率、采样时长、采样间隔以及冷却时间等设计和操作参数。因此,如何优化这些参数以提升测温精度具有重要的研究意义。基于控制变量法,系统地分析了上述关键参数对环形振荡电路测温性能的影响。首先,通过实验研究不同非门个数对振荡频率与测温误差的影响,发现非门个数的增加会降低振荡频率;进一步实验表明,将非门个数优化设置为40~48,可获得最佳的测温精度和分辨率。此外,对非门布局进行了深入分析,发现同可编程逻辑块(CLB)下左右Slice互连的延迟远大于跨CLB的互连延迟,通过布局优化选用特定的布局可以有效增加延迟,进而优化测温精度。通过对比采样时长、采样间隔及冷却时间等参数组合,提出了最优的系统参数配置。在最佳参数组合下的实验验证显示,温度误差最低可减少0.5℃,在25℃~85℃环境下相较于对比参数组合,平均温度误差从2.0℃下降到了1.2℃,降低了0.7℃,且在65℃以上的环境下,温度误差能够稳定控制在±1℃以内。最终结果证明,提出的参数优化方法显著提升了环形振荡电路的测温精度,为FPGA温度传感器的设计和应用提供了有力支持。 展开更多
关键词 温度传感器 环形振荡电路 传感器阵列 现场可编程门阵列(FPGA)
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基于FeFET的完全非易失全加器设计
9
作者 王凯玥 查晓婧 +1 位作者 王伦耀 夏银水 《宁波大学学报(理工版)》 2025年第2期71-77,共7页
铁电场效应晶体管(Ferroelectric Field-Effect Transistor,FeFET)的滞回特性使其既可充当开关又可充当非易失性存储元件,常被应用于存内逻辑电路设计.然而现有基于FeFET的存内逻辑电路设计存在计算时需要访问部分操作数,输出需要额外... 铁电场效应晶体管(Ferroelectric Field-Effect Transistor,FeFET)的滞回特性使其既可充当开关又可充当非易失性存储元件,常被应用于存内逻辑电路设计.然而现有基于FeFET的存内逻辑电路设计存在计算时需要访问部分操作数,输出需要额外的锁存器存储的问题.为此,利用FeFET构建了具有存储所有输入与输出,计算时无须访问操作数的完全非易失全加器,所设计的全加器还可以提供双轨输出信号.使用FeFET模型验证了设计功能的正确性,且与其他非易失性器件设计的全加器相比,该设计使用的器件少、延时短. 展开更多
关键词 铁电场效应晶体管 存内逻辑 非易失性 全加器
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科教融合的数字集成电路实验教学改革
10
作者 邓秋群 陶华敏 +1 位作者 肖山竹 宋志勇 《电气电子教学学报》 2025年第1期226-229,共4页
为解决传统数字集成电路实验教学内容与实际应用结合不紧密,综合性不足,学生主动探索性不强等问题,探讨了科教融合理念下的课程实验教学改革,将最新科研成果引入课堂,设计了具有挑战度的实验案例,优化了实验考核评价方式,激发学生的学... 为解决传统数字集成电路实验教学内容与实际应用结合不紧密,综合性不足,学生主动探索性不强等问题,探讨了科教融合理念下的课程实验教学改革,将最新科研成果引入课堂,设计了具有挑战度的实验案例,优化了实验考核评价方式,激发学生的学习兴趣和学习动机,提升军校学生的工程应用和创新能力,使培养的学生符合部队建设和未来战争的需求,对于军队院校微电子专业人才培养具有重要意义。 展开更多
关键词 数字集成电路设计 科教融合 实验案例
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基于RISC-V的高效访存指令扩展与硬件实现
11
作者 徐俊杰 张加宏 +3 位作者 魏敬和 刘国柱 何健 尤兴宇 《电子科技》 2025年第6期45-51,共7页
MCU(Micro Control Unit)是神经网络模型硬件端在部署推理时常用的数据流控制手段,访存操作是MCU数据流控制中的主要执行内容。针对传统指令集架构的MCU所支持的访存指令存在效率低、灵活性差等问题,文中基于RISC-V(Reduced Instruction... MCU(Micro Control Unit)是神经网络模型硬件端在部署推理时常用的数据流控制手段,访存操作是MCU数据流控制中的主要执行内容。针对传统指令集架构的MCU所支持的访存指令存在效率低、灵活性差等问题,文中基于RISC-V(Reduced Instruction Set Computer V)指令集展开了SIMD(Single Instruction Multiple Data)扩展研究。根据RISC-V官方预留的指令扩展编码空间设计了高效的访存指令。为支持新扩展指令的正确执行,基于芯来科技开源的蜂鸟E203内核扩展相关硬件电路。通过对比基本内核和扩展内核针对相同功能软件负载的执行结果来评估扩展内核的性能。结果表明扩展E203内核在16 Byte地址空间连续访存时,指令数同比缩减了65.23%,执行周期缩减了66.12%,并且随着访存数量的增加,扩展内核的能效比也越高。 展开更多
关键词 指令集扩展 RISC-V指令集架构 SIMD 蜂鸟E203 高效访存 硬件部署 数据流 指令缩减
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基于深度学习的智能环境勘探采集机器人设计 被引量:1
12
作者 奚宽浩 张乔 +2 位作者 杨洁 王猛 张希官 《电子设计工程》 2025年第13期68-73,共6页
针对高危恶劣场景的探测监控问题,设计了一款基于深度学习的智能环境勘探采集机器人。系统以FPGA和国产沉芯芯片为控制核心和数据中心,采用Robei EDA软件工具,驱动OV5640摄像头和NodeMCU物联网模块将视频数据上传至巴法云服务器,用户在... 针对高危恶劣场景的探测监控问题,设计了一款基于深度学习的智能环境勘探采集机器人。系统以FPGA和国产沉芯芯片为控制核心和数据中心,采用Robei EDA软件工具,驱动OV5640摄像头和NodeMCU物联网模块将视频数据上传至巴法云服务器,用户在手机APP端即可进行远程监测。利用六自由度机械臂和FPGA内嵌的语音控制模块,分别实现物体采集和人机交互。通过谷歌Colab云平台对深度学习模型进行训练,完成图像检测,并通过FPGA卷积神经网络加速器完成图像识别,将识别结果展示在HDMI显示器上。系统测试结果证明了该设计方法具有快速准确的多任务并行处理特点。 展开更多
关键词 智能勘探 FPGA Robei EDA 机械臂 深度学习
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基于PPO算法的逻辑综合序列优化通用框架设计
13
作者 王梦可 杨朝晖 +1 位作者 查晓婧 夏银水 《宁波大学学报(理工版)》 2025年第2期78-85,共8页
逻辑综合通常采用启发式方法将逻辑优化算法组成为序列进行电路性能优化,而启发式方法难以根据电路和优化目标的差异进行序列自动化调节,影响了电路优化质量.为了在集成电路设计中提升序列的自适应生成能力,将序列优化问题建模为马尔可... 逻辑综合通常采用启发式方法将逻辑优化算法组成为序列进行电路性能优化,而启发式方法难以根据电路和优化目标的差异进行序列自动化调节,影响了电路优化质量.为了在集成电路设计中提升序列的自适应生成能力,将序列优化问题建模为马尔可夫决策过程,提出一种面向多种逻辑表示的强化学习框架,利用近端策略优化(Proximal Policy Optimization,PPO)指导智能体来探索序列优化空间,改善其生成序列的泛化能力.并将EPFL基准电路转变为与-非图(And-Inverter Graph,AIG)和异或多数图(Xor-MajorityGraph,XMG)形式,分别经由所提出的框架进行实验,AIG形式下本文方法与DRiLLS和BOiLS方法相比分别有18.66百分点和27.67百分点的性能提升;XMG形式下则可提升原始电路性能约37.34%.实验结果表明,由本文方法生成的算法序列对电路性能有较大改进. 展开更多
关键词 逻辑综合 序列优化 强化学习 近端策略优化
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任意函数的抛物合成模型计算方法解析
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作者 罗军 李元晟 +1 位作者 王之哲 唐锐 《电子产品可靠性与环境试验》 2025年第2期48-54,共7页
集成电路中任意函数作为数学计算的基础,是复杂算法计算处理的基本单元,在新一代信息技术领域具有广泛的应用,而核心挑战在于平衡计算精度、吞吐量、成本和功耗之间的矛盾。通过梳理集成电路硬件算法的基本现状,对比了各类计算模型的特... 集成电路中任意函数作为数学计算的基础,是复杂算法计算处理的基本单元,在新一代信息技术领域具有广泛的应用,而核心挑战在于平衡计算精度、吞吐量、成本和功耗之间的矛盾。通过梳理集成电路硬件算法的基本现状,对比了各类计算模型的特点和优劣。重点针对抛物合成模型计算方法的基础原理、近似计算方法及硬件架构进行系统阐述。通过深入剖析该算法的核心难点、研究价值与应用前景,提出具有指导意义的研究方向建议,不仅为算法发展奠定理论基础,更有助于填补国内技术空白,对我国集成电路硬件设计领域具有重要参考价值和启发意义。 展开更多
关键词 任意函数 抛物合成模型 近似计算 硬件架构
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基于GEO-KOA-BP的TSV三维互联结构总剂量效应预测模型
15
作者 刘帅 曹菲 秦建强 《核电子学与探测技术》 北大核心 2025年第9期1381-1391,共11页
当航天器在轨运行时,高能粒子辐射诱发的总剂量效应(Total Ionizing Dose,TID)会导致电子元器件性能参数退化,严重威胁任务可靠性。针对传统反向传播(Back Propagation,BP)神经网络预测TID效应存在着精度不足、易陷入局部最优解等问题,... 当航天器在轨运行时,高能粒子辐射诱发的总剂量效应(Total Ionizing Dose,TID)会导致电子元器件性能参数退化,严重威胁任务可靠性。针对传统反向传播(Back Propagation,BP)神经网络预测TID效应存在着精度不足、易陷入局部最优解等问题,本文提出一种基于GEO-KOA-BP神经网络的TID效应预测模型,通过融合金鹰优化算法(Golden Eagle Optimizer,GEO)的全局搜索能力和开普勒优化算法(Kepler Optimization Algorithm,KOA)的局部寻优特性,构建两阶段优化框架:首先采用GEO动态确定网络神经元数量及学习率,随后通过KOA对初始权重和阈值进行调整。基于Science Data Bank标准数据集的仿真实验结果表明,相较于传统BP神经网络,该模型对垂直硅通孔(Through Silicon Via,TSV)三维互联结构特性参数随辐照总剂量变化趋势的预测结果,在RMSE、MAE和训练时间上平均降低了63.5%、49.5%和86.5%。该模型可为航天器电子元器件选型及抗辐照加固设计评估提供可靠依据。 展开更多
关键词 总剂量效应 多算法融合优化 BP神经网络 垂直硅通孔结构
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基于区块链的电子商务采购大数据智能存储系统设计
16
作者 张涛 匡建宇 +2 位作者 闫昱名 杨猛 李智明 《电子设计工程》 2025年第20期158-162,共5页
常规的采购数据智能存储系统以索引计算、分类存储为主,大量的计算形式加重了系统运行负担,无法满足智能存储需求。因此,设计了基于区块链的电子商务采购大数据智能存储系统。基于区块链的分布式存储系统通过共识机制使各节点对数据区... 常规的采购数据智能存储系统以索引计算、分类存储为主,大量的计算形式加重了系统运行负担,无法满足智能存储需求。因此,设计了基于区块链的电子商务采购大数据智能存储系统。基于区块链的分布式存储系统通过共识机制使各节点对数据区块达成一致,确保存储资源分配可信。数据经哈希和数字签名后上链,系统以去中心化方式跨节点冗余存储数据区块,有效防止单点故障和数据丢失,提升存储安全与可靠性。基于区块链分配电子商务采购大数据智能存储区间,利用区块链去中心化的特性为每个数据块分配存储区间,避免数据丢失问题。采用系统测试,验证了该系统的运行性能更佳,能够应用于实际生活中。 展开更多
关键词 区块链 电子商务 采购大数据 智能存储
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基于智能元数据服务的地理分布式文件系统设计
17
作者 张学臣 《电子设计工程》 2025年第20期18-24,共7页
地理分布式文件系统的元数据服务在建筑企业基于网络的应用中发挥着重要作用。然而,地理分布式文件系统中基于网络的应用往往需要一种智能元数据服务机制,以实现低延迟数据访问和处理。由于边缘计算模式往往缺乏边缘数据中心,难以实现... 地理分布式文件系统的元数据服务在建筑企业基于网络的应用中发挥着重要作用。然而,地理分布式文件系统中基于网络的应用往往需要一种智能元数据服务机制,以实现低延迟数据访问和处理。由于边缘计算模式往往缺乏边缘数据中心,难以实现低延迟访问。因此,文中设计了一种基于智能元数据服务的虚拟边缘数据中心架构,以充分利用地理分布式文件系统的优势。文中提出一个虚拟边缘数据中心原型,它将边缘服务器的闲置存储能力动态地汇集到一个虚拟资源池中。虚拟资源池中的IMS具备智能动态收集边缘服务器空闲存储能力的功能,可使虚拟资源池更灵活地响应不同的数据存储和处理需求。实验结果证明了该架构的可行性,并通过对比分析展示了其优越性能。因此,文中提出的数据架构对于推动建筑企业的智能数据管理具有重要意义。 展开更多
关键词 虚拟边缘数据中心 地理分布式文件系统 智能元数据服务 延迟优化
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应用于锂电池SOC估计的PCNN_LSTM硬件加速器设计
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作者 王巍 夏旭 +2 位作者 丁辉 吴浩 郭家成 《微电子学与计算机》 2024年第10期106-116,共11页
为了克服传统的锂电池状态估计效果差、计算效率低和能效低等问题,提出一种应用于锂电池荷电状态(Stateof Charge,SOC)估计的PCNN_LSTM算法与硬件加速器设计。该算法结合了卷积神经网络和长短期记忆神经网络的特点,可以提取输入数据的... 为了克服传统的锂电池状态估计效果差、计算效率低和能效低等问题,提出一种应用于锂电池荷电状态(Stateof Charge,SOC)估计的PCNN_LSTM算法与硬件加速器设计。该算法结合了卷积神经网络和长短期记忆神经网络的特点,可以提取输入数据的空间特征和时间特征,从而实现更准确的估计效果。为了进一步提高计算效率,设计了基于现场可编程逻辑门阵列(FPGA)的硬件加速器。该加速器利用FPGA的并行计算和片上存储特性,通过并行流水和模块折叠复用的方式来优化卷积运算和矩阵乘法,采用分段线性拟合和移位的方式实现激活函数模块,以及采用分时复用策略实现element_wise模块。在保证精度的同时,有效减少了硬件资源的消耗,提高了整体性能。实验结果表明,在Zynq UltraScale+MPSoC ZCU102 FPGA上实现了一个输入时钟频率为100 MHz的PCNN-LSTM加速器,其峰值吞吐量为75.84GOP/s,能效比为60.915GOP/W。 展开更多
关键词 锂电池 荷电状态 卷积神经网络 长短期记忆神经网络 FPGA 硬件加速
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基于22nm工艺的GNSS芯片片上偏差的时序分析
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作者 符强 黄三峰 +3 位作者 纪元法 肖有军 屈康杰 梁家瑞 《桂林电子科技大学学报》 2024年第4期401-408,共8页
静态时序分析是芯片设计的一个重要环节。在22nm工艺下的静态时序分析中,采用传统的OCV方法会导致时序不准确、性能不稳定和设计鲁棒性下降等问题。为了提高时序精确性和缩小设计周期,提出了一种基于22 nm工艺的GNSS导航芯片分析方法,使... 静态时序分析是芯片设计的一个重要环节。在22nm工艺下的静态时序分析中,采用传统的OCV方法会导致时序不准确、性能不稳定和设计鲁棒性下降等问题。为了提高时序精确性和缩小设计周期,提出了一种基于22 nm工艺的GNSS导航芯片分析方法,使用ICC2实现布局布线以及PrimeTime工具实现静态时序分析;将遵循正态分布的局部参数替代固定的全局参数,采用参数式片上偏差技术结合路径分析模式进行建模。实验结果表明,参数式片上偏差与路径相结合建模的分析方法相较于先进式片上偏差技术,WNS优化了约56.2%,TNS改善了约82.2%,总违例路径减少了58.7%,节省了高达50.8%的时序分析时间,验证了参数式片上偏差与路径相结合的方法的优越性,降低了悲观度,提高了时序精确性,缩小了设计周期。 展开更多
关键词 22nm工艺 静态时序分析 先进式片上偏差 参数式片上偏差 路径分析模式
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基于相关性分离的逻辑电路敏感门定位算法
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作者 蔡烁 何辉煌 +2 位作者 余飞 尹来容 刘洋 《电子与信息学报》 EI CAS CSCD 北大核心 2024年第1期362-372,共11页
随着CMOS器件特征尺寸进入纳米量级,因高能粒子辐射等造成的电路失效问题日益严重,给电路可靠性带来严峻挑战。现阶段,准确评估集成电路可靠性,并以此为依据对电路进行容错加固,以提高电路系统可靠性变得刻不容缓。然而,由于逻辑电路中... 随着CMOS器件特征尺寸进入纳米量级,因高能粒子辐射等造成的电路失效问题日益严重,给电路可靠性带来严峻挑战。现阶段,准确评估集成电路可靠性,并以此为依据对电路进行容错加固,以提高电路系统可靠性变得刻不容缓。然而,由于逻辑电路中存在大量扇出重汇聚结构,由此引发的信号相关性导致可靠性评估与敏感单元定位面临困难。该文提出一种基于相关性分离的逻辑电路敏感门定位算法。先将电路划分为多个独立电路结构(ICS);以ICS为基本单元分析故障传播及信号相关性影响;再利用相关性分离后的电路模块和反向搜索算法精准定位逻辑电路敏感门单元;最后综合考虑面向输入向量空间的敏感门定位及针对性容错加固。实验结果表明,所提算法能准确、高效地定位逻辑电路敏感单元,适用于大规模及超大规模电路的可靠性评估与高效容错设计。 展开更多
关键词 逻辑电路 失效率 相关性分离 敏感门定位 容错设计
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