摘要
针对ETC路侧单元FM0解码受处理器选型限制的问题,本文利用FM0编码自带位同步信息的特点,提出一种由基础电子元件与常用芯片构建的硬件解码电路,有效规避了专用芯片稀缺、软件解码占用资源多及FPGA成本高的痛点。文中详细阐述了电路整体架构和各功能模块的具体实现,结合原理推导出关键节点的理论波形,为电路设计与调试提供了理论依据。仿真结果显示,边沿脉冲在目标频率1.024MHz频谱分量最显著,与理论推导高度吻合;实际测试表明,解码电路位同步时钟输出稳定,数据准确无误,延时为一个码元周期。该解码电路性能可靠、延时较小,能兼容各类处理器平台,满足ETC路侧单元的解码需求。
出处
《中国交通信息化》
2025年第12期128-128,129-132,共5页
China ITS Journal
